JPH04307372A - エッジ検出回路装置 - Google Patents
エッジ検出回路装置Info
- Publication number
- JPH04307372A JPH04307372A JP9614391A JP9614391A JPH04307372A JP H04307372 A JPH04307372 A JP H04307372A JP 9614391 A JP9614391 A JP 9614391A JP 9614391 A JP9614391 A JP 9614391A JP H04307372 A JPH04307372 A JP H04307372A
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- Japan
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- signal
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- 238000003708 edge detection Methods 0.000 title claims abstract description 36
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、外部入力信号の周期
を計測したり、微分パルスを発生したりする時に用いら
れる外部入力信号のエッジ検出回路装置に関する。
を計測したり、微分パルスを発生したりする時に用いら
れる外部入力信号のエッジ検出回路装置に関する。
【０００２】
【従来の技術】従来のエッジ検出回路、例えば外部入力
信号の立ち上がりエッジを検出する回路は、図５に示す
ように、リセット付Ｄタイプフリップフロップ２個と、
２入力アンド回路１個とで構成されている。すなわち、
外部入力信号ＤＩＮを前段のＤタイプフリップフロップ
１のＤ入力へ入力し、前記前段のＤタイプフリップフロ
ップ１のＱ出力を後段のＤタイプフリップフロップ２の
Ｄ入力及び２入力アンド回路３の入力端子へ入力し、後
段のＤタイプフリップフロップ２の／Ｑ出力（負論理出
力）を前記２入力アンド回路３の他の入力端子へ入力す
る。そしてシステムクロックＣＬＫ及びシステムリセッ
ト信号ＸＲＳＴを、２個のＤタイプフリップフロップ１
，２のＣＫ入力及び／Ｒ入力に、共通に入力するように
して構成されている。
信号の立ち上がりエッジを検出する回路は、図５に示す
ように、リセット付Ｄタイプフリップフロップ２個と、
２入力アンド回路１個とで構成されている。すなわち、
外部入力信号ＤＩＮを前段のＤタイプフリップフロップ
１のＤ入力へ入力し、前記前段のＤタイプフリップフロ
ップ１のＱ出力を後段のＤタイプフリップフロップ２の
Ｄ入力及び２入力アンド回路３の入力端子へ入力し、後
段のＤタイプフリップフロップ２の／Ｑ出力（負論理出
力）を前記２入力アンド回路３の他の入力端子へ入力す
る。そしてシステムクロックＣＬＫ及びシステムリセッ
ト信号ＸＲＳＴを、２個のＤタイプフリップフロップ１
，２のＣＫ入力及び／Ｒ入力に、共通に入力するように
して構成されている。
【０００３】このように構成されたエッジ検出回路にお
いては、図６のタイミングチャートに示すように、外部
入力信号ＤＩＮの立ち上がりエッジによって、システム
クロックＣＬＫの１周期分のパルスが２入力アンド回路
３から出力信号ＯＵＴとして出力される。したがってこ
の出力信号を、外部入力信号の周期を計測するカウンタ
ーのリセット端子等へ入力してやれば、周期を正しくカ
ウントすることができる。
いては、図６のタイミングチャートに示すように、外部
入力信号ＤＩＮの立ち上がりエッジによって、システム
クロックＣＬＫの１周期分のパルスが２入力アンド回路
３から出力信号ＯＵＴとして出力される。したがってこ
の出力信号を、外部入力信号の周期を計測するカウンタ
ーのリセット端子等へ入力してやれば、周期を正しくカ
ウントすることができる。
【０００４】なお従来の他のエッジ検出回路としては、
図７の（Ａ）に示すように、上記図５に示したものと同
様に、リセット付Ｄタイプフリップフロップ２個と、２
入力アンド回路１個とを用い、但し回路接続を変えて、
外部入力信号ＤＩＮの立ち下がりエッジを検出するよう
にしたものがある。また図７の（Ｂ）に示すように、リ
セット付Ｄタイプフリップフロップ２個と、排他的論理
和回路４とを用い、外部入力信号の両エッジを検出する
エッジ検出回路も知られている。
図７の（Ａ）に示すように、上記図５に示したものと同
様に、リセット付Ｄタイプフリップフロップ２個と、２
入力アンド回路１個とを用い、但し回路接続を変えて、
外部入力信号ＤＩＮの立ち下がりエッジを検出するよう
にしたものがある。また図７の（Ｂ）に示すように、リ
セット付Ｄタイプフリップフロップ２個と、排他的論理
和回路４とを用い、外部入力信号の両エッジを検出する
エッジ検出回路も知られている。
【０００５】
【発明が解決しようとする課題】しかしながら、図５に
示した構成の従来のエッジ検出回路においては、外部入
力信号ＤＩＮが“Ｈ”の状態で、システムリセット信号
ＸＲＳＴが入ると、リセット解除直後に、出力信号ＯＵ
Ｔから図６において点線で図示した不要なエッジ検出パ
ルスＸが出力され、最初の１周期分のカウンター値が狂
ってしまうという問題点があった。なお図６において、
Ｔ′は誤った周期、Ｔは正しい周期を示している。
示した構成の従来のエッジ検出回路においては、外部入
力信号ＤＩＮが“Ｈ”の状態で、システムリセット信号
ＸＲＳＴが入ると、リセット解除直後に、出力信号ＯＵ
Ｔから図６において点線で図示した不要なエッジ検出パ
ルスＸが出力され、最初の１周期分のカウンター値が狂
ってしまうという問題点があった。なお図６において、
Ｔ′は誤った周期、Ｔは正しい周期を示している。
【０００６】本発明は、従来のエッジ検出回路の上記問
題点を解消するためになされたもので、システムリセッ
ト信号のリセット解除直後に外部入力信号ＤＩＮがどん
な状態であっても、確実に外部入力信号のエッジを検出
し、正しい周期のカウンター値などを計測できるように
したエッジ検出回路装置を提供することを目的とする。
題点を解消するためになされたもので、システムリセッ
ト信号のリセット解除直後に外部入力信号ＤＩＮがどん
な状態であっても、確実に外部入力信号のエッジを検出
し、正しい周期のカウンター値などを計測できるように
したエッジ検出回路装置を提供することを目的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、リ
セット付Ｄタイプフリップフロップと論理回路とからな
りクロックとシステムリセット信号を用いて駆動する外
部入力信号のエッジ検出部Ａと、Ｄ入力を一定レベル固
定しリセット入力にシステムリセット信号を入力しクロ
ック入力に外部入力信号を入力したリセット付Ｄタイプ
フリップフロップからなるスタンバイ信号発生部Ｂと、
該スタンバイ信号発生部の出力信号と前記エッジ検出部
の出力信号とを入力とする論理回路Ｃとでエッジ検出回
路装置を構成するものである。
決するため、本発明は、図１の概念図に示すように、リ
セット付Ｄタイプフリップフロップと論理回路とからな
りクロックとシステムリセット信号を用いて駆動する外
部入力信号のエッジ検出部Ａと、Ｄ入力を一定レベル固
定しリセット入力にシステムリセット信号を入力しクロ
ック入力に外部入力信号を入力したリセット付Ｄタイプ
フリップフロップからなるスタンバイ信号発生部Ｂと、
該スタンバイ信号発生部の出力信号と前記エッジ検出部
の出力信号とを入力とする論理回路Ｃとでエッジ検出回
路装置を構成するものである。
【０００８】このように構成したエッジ検出回路装置に
おいては、図２のタイミングチャートに示すように、シ
ステムリセット信号の解除直後から外部入力信号が初め
て“Ｌ”レベルから“Ｈ”レベルへ変化するまで、スタ
ンバイ信号発生部Ｂからの出力信号ｂによって、エッジ
検出部Ａの出力信号ａをマスクして、論理回路Ｃからの
出力信号ｃに出力パルスを発生させない。したがってシ
ステムリセット信号の解除直後に、外部入力信号がどん
な状態においても、余分なパルスを発生することがなく
なり、正確に外部入力信号のエッジを検出することがで
きる。
おいては、図２のタイミングチャートに示すように、シ
ステムリセット信号の解除直後から外部入力信号が初め
て“Ｌ”レベルから“Ｈ”レベルへ変化するまで、スタ
ンバイ信号発生部Ｂからの出力信号ｂによって、エッジ
検出部Ａの出力信号ａをマスクして、論理回路Ｃからの
出力信号ｃに出力パルスを発生させない。したがってシ
ステムリセット信号の解除直後に、外部入力信号がどん
な状態においても、余分なパルスを発生することがなく
なり、正確に外部入力信号のエッジを検出することがで
きる。
【０００９】
【実施例】次に実施例について説明する。図３は、本発
明に係るエッジ検出回路装置の一実施例を示すブロック
構成図である。この実施例は、外部入力信号の立ち上が
りエッジを検出するもので、従来のエッジ検出回路と同
様に、２つのリセット付Ｄタイプフリップフロップ１，
２と２入力アンド回路３とで構成したエッジ検出部１１
と、リセット付Ｄタイプフリップフロップ１２と２入力
アンド回路１３とで構成されている。上記リセット付Ｄ
タイプフリップフロップ１２のＤ入力はＶＤＤに接続さ
れて“Ｈ”レベルに固定されており、クロック入力には
外部入力信号ＤＩＮを入力し、リセット入力にはシステ
ムリセット信号ＸＲＳＴを入力する。そしてこのＤタイ
プフリップフロップ１２のＱ出力信号ｇと、前記エッジ
検出部１１の出力信号ｆとを２入力アンド回路１３に入
力し、２入力アンド回路１３の出力をエッジ検出出力信
号ＯＵＴとするものである。
明に係るエッジ検出回路装置の一実施例を示すブロック
構成図である。この実施例は、外部入力信号の立ち上が
りエッジを検出するもので、従来のエッジ検出回路と同
様に、２つのリセット付Ｄタイプフリップフロップ１，
２と２入力アンド回路３とで構成したエッジ検出部１１
と、リセット付Ｄタイプフリップフロップ１２と２入力
アンド回路１３とで構成されている。上記リセット付Ｄ
タイプフリップフロップ１２のＤ入力はＶＤＤに接続さ
れて“Ｈ”レベルに固定されており、クロック入力には
外部入力信号ＤＩＮを入力し、リセット入力にはシステ
ムリセット信号ＸＲＳＴを入力する。そしてこのＤタイ
プフリップフロップ１２のＱ出力信号ｇと、前記エッジ
検出部１１の出力信号ｆとを２入力アンド回路１３に入
力し、２入力アンド回路１３の出力をエッジ検出出力信
号ＯＵＴとするものである。
【００１０】このように構成したエッジ検出回路装置に
おいては、図４のタイミングチャートに示すように、外
部入力信号ＤＩＮが初めて“Ｌ”レベルから“Ｈ”レベ
ルへ変化するまで、Ｄタイプフリップフロップ１２のＱ
出力信号ｇによって、エッジ検出部１１の出力信号ｆは
マスクされるので、システムリセット信号ＸＲＳＴの解
除直後においても、エッジ検出部１１から出力される余
分なパルスＸは、エッジ検出出力信号ＯＵＴとしては出
力されない。これにより外部入力信号ＤＩＮの最初の立
ち上がりから正確に検出されることになる。
おいては、図４のタイミングチャートに示すように、外
部入力信号ＤＩＮが初めて“Ｌ”レベルから“Ｈ”レベ
ルへ変化するまで、Ｄタイプフリップフロップ１２のＱ
出力信号ｇによって、エッジ検出部１１の出力信号ｆは
マスクされるので、システムリセット信号ＸＲＳＴの解
除直後においても、エッジ検出部１１から出力される余
分なパルスＸは、エッジ検出出力信号ＯＵＴとしては出
力されない。これにより外部入力信号ＤＩＮの最初の立
ち上がりから正確に検出されることになる。
【００１１】このエッジ検出回路装置の出力信号を、周
期を計測するカウンターのリセット端子に接続すれば、
最初の１周期目から正しい周期Ｔがカウントされ、誤差
が少なくなる。したがって本発明に係るエッジ検出回路
装置は、デジタルＰＬＬ回路，ＶＦＯ等の周期の計測を
必要とする回路に、特に有効に利用することができる。
期を計測するカウンターのリセット端子に接続すれば、
最初の１周期目から正しい周期Ｔがカウントされ、誤差
が少なくなる。したがって本発明に係るエッジ検出回路
装置は、デジタルＰＬＬ回路，ＶＦＯ等の周期の計測を
必要とする回路に、特に有効に利用することができる。
【００１２】上記実施例においては、外部入力信号の立
ち上がりエッジを検出するものを示したが、本発明は、
エッジ検出部の出力信号をスタンバイ信号発生部の出力
信号でマスクする方式なので、図７の（Ａ），（Ｂ）に
示した立ち下がりエッジ検出回路及び両エッジ検出回路
に対しても容易に適用することができる。
ち上がりエッジを検出するものを示したが、本発明は、
エッジ検出部の出力信号をスタンバイ信号発生部の出力
信号でマスクする方式なので、図７の（Ａ），（Ｂ）に
示した立ち下がりエッジ検出回路及び両エッジ検出回路
に対しても容易に適用することができる。
【００１３】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、システムリセット信号のリセット解除
直後に、外部入力信号がどんな状態でもエッジ検出パル
スを発生することがなく、外部入力信号の最初のエッジ
から正確に検出することができる。
本発明によれば、システムリセット信号のリセット解除
直後に、外部入力信号がどんな状態でもエッジ検出パル
スを発生することがなく、外部入力信号の最初のエッジ
から正確に検出することができる。
【図１】本発明の構成を示す概念図である。
【図２】本発明の動作を説明するためのタイミングチャ
ートである。
ートである。
【図３】本発明の実施例を示すブロック構成図である。
【図４】図３に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】従来のエッジ検出回路を示すブロック構成図で
ある。
ある。
【図６】図５に示した従来のエッジ検出回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図７】従来のエッジ検出回路の他の構成例を示すブロ
ック構成図である。
ック構成図である。
１ リセット付Ｄタイプフリップフロップ２ リセ
ット付Ｄタイプフリップフロップ３ ２入力アンド回
路 １１ エッジ検出部 １２ リセット付Ｄタイプフリップフロップ１３
２入力アンド回路
ット付Ｄタイプフリップフロップ３ ２入力アンド回
路 １１ エッジ検出部 １２ リセット付Ｄタイプフリップフロップ１３
２入力アンド回路
Claims (1)
- 【請求項１】 リセット付Ｄタイプフリップフロップ
と論理回路とからなりクロックとシステムリセット信号
を用いて駆動する外部入力信号のエッジ検出部と、Ｄ入
力を一定レベル固定しリセット入力にシステムリセット
信号を入力しクロック入力に外部入力信号を入力したリ
セット付Ｄタイプフリップフロップからなるスタンバイ
信号発生部と、該スタンバイ信号発生部の出力信号と前
記エッジ検出部の出力信号とを入力とする論理回路とで
構成したことを特徴とするエッジ検出回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9614391A JPH04307372A (ja) | 1991-04-03 | 1991-04-03 | エッジ検出回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9614391A JPH04307372A (ja) | 1991-04-03 | 1991-04-03 | エッジ検出回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307372A true JPH04307372A (ja) | 1992-10-29 |
Family
ID=14157164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9614391A Withdrawn JPH04307372A (ja) | 1991-04-03 | 1991-04-03 | エッジ検出回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307372A (ja) |
-
1991
- 1991-04-03 JP JP9614391A patent/JPH04307372A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |