JPH11212663A - クロック信号断検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、電源電圧、温度、経年変化
による影響を受けにくく、設定値に対して正確に検出を
行うことができるクロック信号断検出回路を提供するこ
とである。 【解決手段】 クロック信号断検出回路１は、信号変化
検出回路２、及び断検出回路３によって構成されてお
り、信号変化検出回路２に入力されるクロック信号１ａ
をサンプルクロック信号１ｂに同期化させ、信号変化検
出回路２内部で新たなクロック信号を生成して信号変化
検出信号１ｃとして断検出回路３に出力し、断検出回路
３によって、所定期間、信号変化検出信号１ｃのクロッ
クが検出されない場合には、クロック信号断状態を示す
断検出信号１ｄとしてＨｉｇｈ信号が出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号が正
常に入力されているか否かを判別して、クロックの断状
態を検出するクロック信号断検出回路に関する。

【０００２】

【従来の技術】従来より、電子機器においては内部回路
にクロック信号を生成する発振器を有しており、クロッ
ク信号に基づいて内部回路の動作タイミングの制御を行
っている。そして、何らかの障害によりクロック信号が
供給されなくなり、電子機器が誤動作をしてしまった
り、停止してしまったりすることを防止するため、クロ
ック信号の有無を検出してクロックが断絶されているか
否かを検出するクロック信号断検出回路が利用されてい
る。

【０００３】図４は、従来のクロック信号断検出回路４
の入出力の関係を示す概略構成図であり、図５は、この
クロック信号断検出回路４の内部構成を示すブロック図
であり、図６は、クロック信号断検出回路４の動作を説
明するタイムチャートである。図４に示すように、クロ
ック信号断検出回路４にはクロック信号４ａが入力さ
れ、このクロック信号４ａが断絶してしまったことを検
出すると、断検出信号４ｂとしてＨｉｇｈ信号を出力す
る。

【０００４】このクロック信号断検出回路４は、図５に
示すように、単安定マルチバイブレータ４１、抵抗４
２、及びコンデンサ４３によって構成されており、単安
定マルチバイブレータ４１は、クロック端子Ｔに入力さ
れるクロック信号４ａの立ち上がりエッジでセットさ
れ、抵抗４２、及びコンデンサ４３の値によって決定さ
れる時定数に応じた時間だけ出力端子ＱＢから出力され
る断検出信号４ｂをＬｏｗ信号にする。すなわち、図６
に示すように、時刻ｔ２１においてクロック信号４ａの
立ち上がりエッジでセットされた単安定マルチバイブレ
ータ４１は、時刻ｔ２２において再びセットされ、続い
て、時刻ｔ２３、時刻ｔ２４においても再度セットされ
るため、クロック信号４ａの入力がある場合には、単安
定マルチバイブレータ４１の出力端子ＱＢから出力され
る断検出信号４ｂは、Ｌｏｗ信号となりクロック信号４
ａが断絶されていないことを示す。

【０００５】ところが、時刻ｔ２４において単安定マル
チバイブレータ４１がセットされた後、前記抵抗４２、
及びコンデンサ４３の値によって決定される時定数に応
じた時間である図６中のＴ４の期間中に、クロック信号
４ａが単安定マルチバイブレータ４１のクロック端子Ｔ
に入力されずに、単安定マルチバイブレータ４１がクロ
ックの立ち上がりを検出しない場合には、期間Ｔ４経過
後の時刻ｔ２５において、単安定マルチバイブレータ４
１がリセットされ、出力端子ＱＢからＨｉｇｈ信号が出
力されてクロック信号４ａが断絶されたことを示す。そ
して、時刻ｔ２６において再びクロック信号４ａの立ち
上がりエッジを検出すると、単安定マルチバイブレータ
４１は、出力端子ＱＢからＬｏｗ信号を出力してクロッ
ク信号４ａが断絶されていないことを示す。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
たような従来のクロック信号断検出回路４においては、
クロック信号が断絶されたとして検出する期間Ｔ４は、
抵抗４２、及びコンデンサ４３の値によって決定される
時定数によって設定されるため、電源電圧の変動、温度
変動等の諸条件の変化や、経年変化によるコンデンサ４
３の容量変動等により時定数が変化してしまい、設定値
との誤差が生じてしまって正確なクロック信号断検出が
行えない場合があった。

【０００７】そこで本発明の課題は、電源電圧、温度、
経年変化による影響を受けにくく、設定値に対して正確
に検出を行うことができるクロック信号断検出回路を提
供することである。

【０００８】

【課題を解決するための手段】請求項１記載の発明は、
入力されたクロック信号が所定のパターンから変化した
ことを検出する信号変化検出部と、この信号変化検出部
によって信号が変化したことが検出されている間に入力
されるサンプルクロック信号のクロック数を計数し、当
該計数値が所定の値に達した際にクロック信号が断状態
であると判定することによってクロック信号断を検出す
る信号断検出部と、を備えたことを特徴としている。

【０００９】請求項１記載の発明のクロック信号断検出
回路によれば、信号変化検出部は、入力されたクロック
信号が所定のパターンから変化したことを検出し、信号
断検出部は、前記信号変化検出部によって信号が変化し
たことが検出されている間に入力されるサンプルクロッ
ク信号のクロック数を計数し、当該計数値が所定の値に
達した際にクロック信号が断状態であると判定すること
によってクロック信号断を検出する。

【００１０】したがって、クロック信号が断状態である
と判定する条件を、信号変化検出部によって信号が変化
したことが検出されている間に入力されるサンプルクロ
ック信号のクロック数が所定の値に達したか否かとい
う、電源電圧、温度、経年変化等による影響を受けにく
い条件とすることができるため、所定期間にわたってク
ロック信号断状態であったと判別するための設定値に対
して正確にクロック信号断検出を行うことができる。

【００１１】請求項２記載の発明は、請求項１記載のク
ロック信号断検出回路において、前記信号変化検出部
は、入力端子に入力される前記クロック信号を、クロッ
ク端子に入力されるサンプルクロック信号に同期させて
出力する第１の保持手段と、この第１の保持手段から入
力端子に入力される信号を、クロック端子に入力される
サンプルクロック信号に同期させて出力する第２の保持
手段と、前記第１の保持手段から入力される信号と前記
第２の保持手段から入力される信号との排他的論理和を
演算して、前記信号断検出部に対して出力する排他的論
理和演算手段と、によって構成され、前記排他的論理和
演算手段から出力される信号の状態によって、前記入力
されたクロック信号が変化したことを検出したか否かを
示すことを特徴としている。

【００１２】請求項２記載の発明のクロック信号断検出
回路によれば、請求項１記載のクロック信号断検出回路
の前記信号変化検出部において、第１の保持手段は、入
力端子に入力される前記クロック信号を、クロック端子
に入力されるサンプルクロック信号に同期させて出力
し、第２の保持手段は、この第１の保持手段から入力端
子に入力される信号を、クロック端子に入力されるサン
プルクロック信号に同期させて出力し、排他的論理和演
算手段は、前記第１の保持手段から入力される信号と前
記第２の保持手段から入力される信号との排他的論理和
を演算して、前記信号断検出部に対して出力することに
より、前記信号変化検出部は、前記排他的論理和演算手
段から出力される信号の状態によって、前記入力された
クロック信号が変化したことを検出したか否かを示す。

【００１３】したがって、請求項１記載の発明の効果を
有するクロック信号断検出回路における信号変化検出部
を、少ない部品点数と１つのサンプルクロック信号とに
よって容易に実現することができる。

【００１４】請求項３記載の発明は、請求項１記載のク
ロック信号断検出回路において、前記信号断検出部は、
前記信号変化検出部からリセット端子に入力される信号
が前記クロック信号が変化したことを示す信号である間
に、クロック端子に入力される前記サンプルクロック信
号のクロック数を計数する計数手段と、この計数手段に
よって計数されたクロック数の計数値が所定の値となっ
たか否かを判定して、所定の値となった場合にパルスを
生成して出力する判定手段と、クロック端子に入力され
る前記サンプルクロック信号のタイミングで動作し、前
記判定手段からセット端子に入力されるパルスによって
セットされて前記クロック信号が断状態であることを示
す一方の論理値信号を出力し、前記信号変化検出部から
リセット端子に入力される信号が、前記クロック信号が
変化したことを示す信号でない場合にリセットされて、
前記クロック信号が断状態でないことを示す他方の論理
値信号を出力する保持手段と、によって構成され、前記
保持手段から出力される論理値信号の状態によってクロ
ック信号が断状態であるか否かを判別することによって
クロック信号断を検出することを特徴としている。

【００１５】請求項３記載の発明のクロック信号断検出
回路によれば、請求項１記載のクロック信号断検出回路
の前記信号断検出部において、計数手段は、前記信号変
化検出部からリセット端子に入力される信号が前記クロ
ック信号が変化したことを示す信号である間に、クロッ
ク端子に入力される前記サンプルクロック信号のクロッ
ク数を計数し、判定手段は、この計数手段によって計数
されたクロック数の計数値が所定の値となったか否かを
判定して、所定の値となった場合にパルスを生成して出
力し、保持手段は、クロック端子に入力される前記サン
プルクロック信号のタイミングで動作し、前記判定手段
からセット端子に入力されるパルスによってセットされ
て前記クロック信号が断状態であることを示す一方の論
理値信号を出力し、前記信号変化検出部からリセット端
子に入力される信号が、前記クロック信号が変化したこ
とを示す信号でない場合にリセットされて、前記クロッ
ク信号が断状態でないことを示す他方の論理値信号を出
力することにより、前記信号断検出部は、前記保持手段
から出力される論理値信号の状態によってクロック信号
が断状態であるか否かを判別することによってクロック
信号断を検出する。

【００１６】したがって、請求項１記載の発明の効果を
有するクロック信号断検出回路における信号断検出部
を、少ない部品点数と１つのサンプルクロック信号とに
よって容易に実現することができる。

【００１７】また、この場合、請求項４記載の発明のよ
うに、請求項１〜３のいずれかに記載のクロック信号断
検出回路において、前記信号変化検出部によって信号が
変化したことが検出されてから前記クロック信号が断状
態と判定するまでの期間、前記クロック信号の周期、及
び前記サンプルクロック信号の周期に基づいて、前記計
数値の所定の値を算出して設定することが有効である。

【００１８】この請求項４記載の発明のクロック信号断
検出回路によれば、クロック信号が断状態であると判別
するための期間を決定すると、この期間と、クロック信
号の周期、及びサンプルクロック信号の周期とによって
前記計数値の所定の値を算出することができるため、ク
ロック信号が断状態であると判別するための期間に応じ
て、容易に前記計数値の所定の値を設定することができ
る。

【００１９】

【発明の実施の形態】以下、図を参照して本発明に係る
クロック信号断検出回路の実施の形態を詳細に説明す
る。図１〜図３は、本発明の一実施の形態におけるクロ
ック信号断検出回路１について説明するための図であ
る。

【００２０】まず構成を説明する。図１は、クロック信
号断検出回路１の概略構成を示すブロック図である。こ
の図１において、クロック信号断検出回路１は、信号変
化検出回路２、及び断検出回路３によって構成されてお
り、信号変化検出回路２に入力されるクロック信号１ａ
をサンプルクロック信号１ｂに同期化させ、信号変化検
出回路２内部で新たなクロック信号を生成して信号変化
検出信号１ｃとして断検出回路３に出力し、断検出回路
３によって、所定期間、信号変化検出信号１ｃのクロッ
クが検出されない場合には、クロック信号断状態を示す
断検出信号１ｄとしてＨｉｇｈ信号が出力される。

【００２１】このクロック信号断検出回路１は、従来の
クロック信号断検出回路４において、抵抗４２、及びコ
ンデンサ４３によって決定される時定数に応じた時間分
クロック信号が検出されない場合にクロック信号断と判
定していたものを、信号変化検出回路２によって新たに
生成したクロックが検出されない期間を設定することに
よってクロック信号断を検出するものである。以下に、
このクロック信号断検出回路１の内部回路構成を詳細に
説明する。

【００２２】図２は、クロック信号断検出回路１を構成
する信号変化検出回路２、及び断検出回路３の内部回路
構成を示すブロック図である。この図２において、信号
変化検出回路２は、レジスタ２１、レジスタ２２、及び
ゲート２３によって構成されており、また、断検出回路
３は、カウンタ３１、デコーダ３２、及びレジスタ３３
によって構成されている。

【００２３】レジスタ２１は、入力端子Ｄに入力される
クロック信号１ａを、クロック端子ＣＫに入力されるサ
ンプルクロック信号１ｂに同期化させ、信号２ａとして
レジスタ２２の入力端子Ｄに対して出力する。レジスタ
２２は、入力端子Ｄに入力される信号２ａを、クロック
端子ＣＫに入力されるサンプルクロック信号１ｂに同期
化させ、信号２ｂとしてレジスタ２２の入力端子Ｄに対
して出力する。ゲート２３は、レジスタ２１から出力さ
れる信号２ａとレジスタ２２から出力される信号２ｂと
の排他的論理和を演算し、信号変化検出信号１ｃとして
断検出回路３内部のカウンタ３１のリセット端子Ｒに対
して出力する。

【００２４】カウンタ３１は、信号変化検出回路２のゲ
ート２３からリセット端子Ｒに入力される信号変化検出
信号１ｃがＬｏｗ信号である場合には、クロック端子Ｃ
Ｋに入力されるサンプルクロック信号１ｂのクロック数
を計数し、そのＮビットの計数値を計数値信号３ａとし
てデコーダ３２に対して出力する。また、カウンタ３１
は、信号変化検出回路２のゲート２３からリセット端子
Ｒに入力される信号変化検出信号１ｃがＨｉｇｈ信号で
ある場合には同期リセットされて計数値を０に戻す。

【００２５】デコーダ３２は、信号変化検出信号１ｃが
クロック信号断状態を示すＬｏｗ信号である間のサンプ
ルクロック信号１ｂのクロック計数値としてカウンタ３
１から入力されるＮビットの計数値信号３ａが予め設定
された所定値Ｍとなったときに、信号３ｂとしてパルス
信号を生成してレジスタ３３のセット端子Ｓに対して出
力する。

【００２６】レジスタ３３は、クロック端子ＣＫに入力
されるサンプルクロック信号１ｂの立ち上がりエッジ時
に、デコーダ３２からセット端子Ｓに入力される信号３
ｂがＬｏｗ信号である場合には、断検出信号１ｄとして
Ｌｏｗ信号を出力するが、クロック端子ＣＫに入力され
るサンプルクロック信号１ｂの立ち上がりエッジ時に、
信号３ｂとしてパルス信号（Ｈｉｇｈ信号）が入力され
ている場合には、セットされて断検出信号１ｄとしてＨ
ｉｇｈ信号を出力する。そして、リセット端子Ｒに入力
される信号変化検出信号１ｃがＨｉｇｈ信号となるま
で、断検出信号１ｄとしてＨｉｇｈ信号を出力し続け
る。この断検出信号１ｄがＨｉｇｈ信号である期間中
は、クロック信号１ａが断状態であることを示してい
る。

【００２７】次に動作を説明する。図３は、クロック信
号断検出回路１の動作を説明するためのタイムチャート
である。まず、図３の時刻ｔ７以前の通常時におけるク
ロック信号断検出回路１の動作について説明する。

【００２８】時刻ｔ１において、レジスタ２１は、クロ
ック端子ＣＫに入力されるサンプルクロック信号１ｂの
立ち上がりエッジで、入力端子Ｄに入力されるクロック
信号１ａ（Ｌｏｗ信号）をラッチして、出力端子Ｑから
信号２ａとしてＬｏｗ信号を、レジスタ２２の入力端子
Ｄ、及びゲート２３の一方の入力端子に対して出力す
る。このとき、レジスタ２２は、同様にサンプルクロッ
ク信号１ｂの立ち上がりエッジでレジスタ２１から入力
端子Ｄに入力されているＬｏｗ信号をラッチして、信号
２ｂとしてＬｏｗ信号をゲート２３の他方の入力端子に
対して出力する。また、この時刻ｔ１においては、ゲー
ト２３の２入力は、ともにＬｏｗ信号であるので、ゲー
ト２３は、排他的論理和演算の結果、信号変化検出信号
１ｃとしてＬｏｗ信号をカウンタ３１のリセット端子Ｒ
に対して出力する。

【００２９】次いで、時刻ｔ３において、レジスタ２１
は、クロック端子ＣＫに入力されるサンプルクロック信
号１ｂの立ち上がりエッジで、入力端子Ｄに入力される
クロック信号１ａ（Ｈｉｇｈ信号）をラッチして、出力
端子Ｑから信号２ａとしてＨｉｇｈ信号を、レジスタ２
２の入力端子Ｄ、及びゲート２３の一方の入力端子に対
して出力する。このとき、レジスタ２２は、同様にサン
プルクロック信号１ｂの立ち上がりエッジで、前記時刻
ｔ１以降にレジスタ２１から入力端子Ｄに入力されてい
るＬｏｗ信号をラッチして信号２ｂとしてＬｏｗ信号を
ゲート２３の他方の入力端子に対して出力する。また、
この時刻ｔ３において、ゲート２３の２入力は、一方が
Ｈｉｇｈ信号、他方がＬｏｗ信号となるので、ゲート２
３は、排他的論理和演算の結果、信号変化検出信号１ｃ
としてＨｉｇｈ信号をカウンタ３１のリセット端子Ｒに
対して出力する。

【００３０】この時刻ｔ１〜時刻ｔ３の期間Ｔ２を周期
とするサンプルクロック信号１ｂによって、以後同様の
処理が行われ、時刻ｔ４においては、レジスタ２２の出
力端子Ｑから出力される信号２ｂがＨｉｇｈ信号とな
り、また、時刻ｔ５においては、レジスタ２１の出力端
子Ｑから出力される信号２ａが再びＬｏｗ信号となると
いうようにして、クロック信号１ａをサンプルクロック
信号１ｂに同期させた信号２ａ、及び信号２ｂが生成さ
れ、更に、ゲート２３によって該２つの信号の排他的論
理和が演算されることによって、新たなクロック信号と
して信号変化検出信号１ｃが生成される。

【００３１】そして、図３において、時刻ｔ７以前のよ
うにクロック信号１ａが正常に入力されている場合に
は、信号変化検出回路２から出力される信号変化検出信
号１ｃは、図３に示すようにＬｏｗ信号、Ｈｉｇｈ信号
を交互に繰り返す新たなクロック信号となり、Ｈｉｇｈ
信号時に断検出回路３のカウンタ３１を同期リセットす
ることを繰り返す。そのため、カウンタ３１から出力さ
れる計数値信号３ａは、図３に示すように「０」、
「１」を繰り返すこととなり、デコーダ３２に設定され
た所定値Ｍに達しないため、デコーダ３２から出力され
る信号３ｂは、Ｌｏｗ信号のままとなる。更に、レジス
タ３３は、デコーダ３２からセット端子Ｓに入力される
信号３ｂがＬｏｗ信号のままであるのでセットされず、
断検出信号１ｄとしてＬｏｗ信号を出力し、クロック信
号１ａが正常に入力され、断絶されていない状態である
ことを示す。

【００３２】次に、図３の時刻ｔ７以降のクロック信号
断状態時におけるクロック信号断検出回路１の動作につ
いて説明する。

【００３３】時刻ｔ７において、クロック信号１ａが断
状態となると、クロック信号１ａをレジスタ２１によっ
てサンプルクロック信号１ｂに同期化させた信号である
信号２ａは、図３に示すようにＬｏｗ信号で一定とな
り、また、この信号２ａをレジスタ２２によってサンプ
ルクロック信号１ｂに同期化させた信号である信号２ｂ
も同様に、図３に示すようにＬｏｗ信号で一定となる。
したがって、信号２ａ、及び信号２ｂを２入力とする排
他的論理和演算を行うゲート２３から出力される信号変
化検出信号１ｃは、図３に示すようにＬｏｗ信号で一定
となる。

【００３４】断検出回路３のカウンタ３１は、時刻ｔ７
以降は、リセット端子Ｒに入力される信号変化検出信号
１ｃがＬｏｗ信号で一定であるため、クロック端子ＣＫ
に入力されるサンプルクロック信号１ｂのクロック数を
計数し、そのＮビットの計数値を順次計数値信号３ａと
してデコーダ３２に対して出力する。そして、時刻ｔ８
において、計数値信号３ａが「Ｍ（予め設定された所定
値）」となると、デコーダ３２は、信号３ｂとしてパル
ス信号を生成してレジスタ３３のセット端子Ｓに対して
出力する。

【００３５】更に、時刻ｔ９においてレジスタ３３のク
ロック端子ＣＫに入力されるクロック信号１ａの立ち上
がりエッジ時には、リセット端子Ｒに入力される信号変
化検出信号１ｃはＬｏｗ信号であり、セット端子Ｓに入
力される信号３ｂはＨｉｇｈ信号であるので、レジスタ
３３はセットされて出力端子Ｑから断検出信号１ｄとし
てＨｉｇｈ信号を出力し、クロックが断状態であること
を示す。

【００３６】また、時刻ｔ１０においては、前述した時
刻ｔ７以前と同様の動作によって、レジスタ３３のクロ
ック端子ＣＫに入力されるクロック信号の立ち上がりエ
ッジ時に、リセット端子Ｒに入力される信号変化検出信
号１ｃはＨｉｇｈ信号となっているため、レジスタ３３
はリセットされて出力端子Ｑから断検出信号１ｄとして
Ｌｏｗ信号を出力し、クロックが正常に入力されている
ことを示す。そして、以上のような動作により、図３に
おいて、時刻ｔ９〜時刻ｔ１０間はクロック信号断状態
であることが、断検出信号１ｄがＨｉｇｈ信号となるこ
とによって示される。

【００３７】なお、サンプルクロック信号１ｂの周期Ｔ
２は、クロック信号１ａの周期Ｔ１（図中の時刻ｔ２〜
時刻ｔ６の期間）の１／４以下に設定する必要がある。
これは、クロック信号１ａの立ち上がり変化、及び立ち
下がり変化の双方を検出するためであり、この条件の下
で、クロック信号断検出時間を決定する断検出回路３の
レジスタ３３のデコード値Ｍは、（（Ｔ１／２）＋Ｔ
３）／Ｔ２）の計算によって求めることができる。

【００３８】以上説明したように、本実施の形態のクロ
ック信号断検出回路１によれば、クロック信号１ａを、
レジスタ２１、及びレジスタ２２によってサンプルクロ
ック信号１ｂに同期化させ、生成された信号２ａ、及び
信号２ｂの排他的論理和をゲート２３によって演算する
ことにより、新たなクロック信号として信号変化検出信
号１ｃを生成する。そして、カウンタ３１は、信号変化
検出回路２のゲート２３からリセット端子Ｒに入力され
る信号変化検出信号１ｃがＬｏｗ信号である場合には、
クロック端子ＣＫに入力されるサンプルクロック信号１
ｂのクロック数を計数し、そのＮビットの計数値を計数
値信号３ａとしてデコーダ３２に対して出力し、デコー
ダ３２は、信号変化検出信号１ｃがクロック信号断状態
を示すＬｏｗ信号である間のサンプルクロック信号１ｂ
のクロック計数値としてカウンタ３１から入力されるＮ
ビットの計数値信号３ａが予め設定された所定値Ｍとな
ったときに、信号３ｂとしてパルス信号を生成してレジ
スタ３３のセット端子Ｓに対して出力する。更に、レジ
スタ３３は、クロック端子ＣＫに入力されるサンプルク
ロック信号１ｂの立ち上がりエッジ時に、信号３ｂとし
てパルス信号（Ｈｉｇｈ信号）が入力されている場合に
はセットされて、断検出信号１ｄとしてＨｉｇｈ信号を
出力し、リセット端子Ｒに入力される信号変化検出信号
１ｃがＨｉｇｈ信号となるまで、断検出信号１ｄとして
Ｈｉｇｈ信号を出力し続け、クロック信号１ａが断状態
であることを示す。

【００３９】したがって、信号変化検出信号１ｃがＬｏ
ｗ信号となることによってクロック信号断状態であるこ
とを判別し、この信号変化検出信号１ｃがＬｏｗ信号で
ある期間のクロック信号１ａのクロック数を所定値まで
計数することによって、所定期間にわたってクロック信
号断状態であることを検出して断検出信号１ｄを出力す
ることが可能であるため、電源電圧、温度、経年変化等
による影響を受けにくく、所定期間にわたってクロック
信号断状態であったと判別するための設定値に対して正
確にクロック信号断検出を行うことができる。

【００４０】また、このような効果を有するクロック信
号断検出回路１を、少ない部品点数と１つのサンプルク
ロック信号１ｂとによって容易に実現することができ
る。更に、クロック信号が断状態であると判別するため
の期間（Ｔ３）を決定すると、この期間と、クロック信
号１ａの周期（Ｔ１）、及びサンプルクロック信号１ｂ
の周期（Ｔ２）とによって前記計数値の所定の値「Ｍ」
を算出することができるため、クロック信号が断状態で
あると判別するための期間（Ｔ３）に応じて、容易に前
記計数値の所定の値「Ｍ」を設定することができる。

【００４１】

【発明の効果】請求項１記載の発明によれば、クロック
信号が断状態であると判定する条件を、信号変化検出部
によって信号が変化したことが検出されている間に入力
されるサンプルクロック信号のクロック数が所定の値に
達したか否かという、電源電圧、温度、経年変化等によ
る影響を受けにくい条件とすることができるため、所定
期間にわたってクロック信号断状態であったと判別する
ための設定値に対して正確にクロック信号断検出を行う
ことができる。

【００４２】請求項２記載の発明によれば、請求項１記
載の発明の効果を有するクロック信号断検出回路におけ
る信号変化検出部を、少ない部品点数と１つのサンプル
クロック信号とによって容易に実現することができる。

【００４３】請求項３記載の発明によれば、請求項１記
載の発明の効果を有するクロック信号断検出回路におけ
る信号断検出部を、少ない部品点数と１つのサンプルク
ロック信号とによって容易に実現することができる。

【００４４】請求項４記載の発明によれば、クロック信
号が断状態であると判別するための期間を決定すると、
この期間と、クロック信号の周期、及びサンプルクロッ
ク信号の周期とによって前記計数値の所定の値を算出す
ることができるため、クロック信号が断状態であると判
別するための期間に応じて、容易に前記計数値の所定の
値を設定することができる。

【図面の簡単な説明】

【図１】クロック信号断検出回路１の概略構成を示すブ
ロック図である。

【図２】図１に示すクロック信号断検出回路１を構成す
る信号変化検出回路２、及び断検出回路３の内部回路構
成を示すブロック図である。

【図３】図２に示すクロック信号断検出回路１の動作を
説明するためのタイムチャートである。

【図４】従来のクロック信号断検出回路４の入出力の関
係を示す概略構成図である。

【図５】図４に示すクロック信号断検出回路４の内部構
成を示すブロック図である。

【図６】図５に示すクロック信号断検出回路４の動作を
説明するタイムチャートである。

【符号の説明】

１ クロック信号断検出回路 ２ 信号変化検出回路 ２１ レジスタ ２２ レジスタ ２３ ゲート ３ 断検出回路 ３１ カウンタ ３２ デコーダ ３３ レジスタ ４ クロック信号断検出回路 ４１ 単安定マルチバイブレータ ４２ 抵抗 ４３ コンデンサ

Claims (4)

【特許請求の範囲】
1. 【請求項１】入力されたクロック信号が所定のパターン
   から変化したことを検出する信号変化検出部と、 この信号変化検出部によって信号が変化したことが検出
   されている間に入力されるサンプルクロック信号のクロ
   ック数を計数し、当該計数値が所定の値に達した際にク
   ロック信号が断状態であると判定することによってクロ
   ック信号断を検出する信号断検出部と、 を備えたことを特徴とするクロック信号断検出回路。
2. 【請求項２】前記信号変化検出部は、 入力端子に入力される前記クロック信号を、クロック端
   子に入力されるサンプルクロック信号に同期させて出力
   する第１の保持手段と、 この第１の保持手段から入力端子に入力される信号を、
   クロック端子に入力されるサンプルクロック信号に同期
   させて出力する第２の保持手段と、 前記第１の保持手段から入力される信号と前記第２の保
   持手段から入力される信号との排他的論理和を演算し
   て、前記信号断検出部に対して出力する排他的論理和演
   算手段と、によって構成され、 前記排他的論理和演算手段から出力される信号の状態に
   よって、前記入力されたクロック信号が変化したことを
   検出したか否かを示すことを特徴とする請求項１記載の
   クロック信号断検出回路。
3. 【請求項３】前記信号断検出部は、 前記信号変化検出部からリセット端子に入力される信号
   が前記クロック信号が変化したことを示す信号である間
   に、クロック端子に入力される前記サンプルクロック信
   号のクロック数を計数する計数手段と、 この計数手段によって計数されたクロック数の計数値が
   所定の値となったか否かを判定して、所定の値となった
   場合にパルスを生成して出力する判定手段と、 クロック端子に入力される前記サンプルクロック信号の
   タイミングで動作し、前記判定手段からセット端子に入
   力されるパルスによってセットされて前記クロック信号
   が断状態であることを示す一方の論理値信号を出力し、
   前記信号変化検出部からリセット端子に入力される信号
   が、前記クロック信号が変化したことを示す信号でない
   場合にリセットされて、前記クロック信号が断状態でな
   いことを示す他方の論理値信号を出力する保持手段と、
   によって構成され、 前記保持手段から出力される論理値信号の状態によって
   クロック信号が断状態であるか否かを判別することによ
   ってクロック信号断を検出することを特徴とする請求項
   １記載のクロック信号断検出回路。
4. 【請求項４】前記信号変化検出部によって信号が変化し
   たことが検出されてから前記クロック信号が断状態と判
   定するまでの期間、前記クロック信号の周期、及び前記
   サンプルクロック信号の周期に基づいて、前記計数値の
   所定の値を算出して設定することを特徴とする請求項１
   〜３のいずれかに記載のクロック信号断検出回路。