JPH0430767B2 - - Google Patents
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- JPH0430767B2 JPH0430767B2 JP58195712A JP19571283A JPH0430767B2 JP H0430767 B2 JPH0430767 B2 JP H0430767B2 JP 58195712 A JP58195712 A JP 58195712A JP 19571283 A JP19571283 A JP 19571283A JP H0430767 B2 JPH0430767 B2 JP H0430767B2
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- H03K—PULSE TECHNIQUE
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は高速かつ設計自由度の高い論理回路
に関する。 〔発明の技術的背景とその問題点〕 超高集積化半導体集積回路（VLSI）で論理回
路を構成する場合、消費電力の観点からCMOS
回路が多用される。第１図はこのCMOS回路を
用いた従来の論理回路の一例を示す回路図であ
る。この回路は、高電位VDDと出力ノード１１と
の間に、論理信号Ａ，Ｂそれぞれがゲートに入力
される２個のＰチヤネルMOSFET１２，１３を
並列接続し、かつ上記出力ノード１１と低電位
VSSとの間に、上記論理信号Ｂ，Ａそれぞれがゲ
ートに入力される２個のＮチヤネルMOSFET１
４，１５を直列接続して構成されるCMOS−
NANDゲート１０と、高電位VDDと出力ノード２
１との間にＰチヤネルMOSFET２２が接続され
かつこの出力ノード２１と低電位VSSとの間にＮ
チヤネルMOSFET２３が接続され、この両
MOSFET２２，２３のゲートには上記CMOS−
NANDゲート１０の出力ノード１１の信号Q1が
入力されるCMOSインバータ２０とで構成され
ている。そして上記CMOSインバータ２０の出
力ノード２１からは、上記２つの論理入力信号
Ａ，ＢのAND論理に相当する信号Q2が得られ
る。 ところで、このようなCMOS形の論理回路に
おいて、前段のCMOS−NANDゲート１０の出
力ノード１１は後段のCMOSインバータ２０の
２個のMOSFET２２，２３のゲートを充電もし
くは放電しなければならない。すなわち、前段の
出力ノードには少なくともＮチヤネル側とＰチヤ
ネル側それぞれ１個分の合計２個のゲート容量が
接続されているので、この出力ノードに存在する
容量の値が大きなものとなり、高速化は困難であ
る。 そこで、CMOS形の論理回路の高速化を構成
するために、さらに従来では第１図回路と同一論
理を得る回路を第２図のように構成している。こ
の論理回路では、前記CMOS−NANDゲート１
０に相当するNANDゲート３０は、高電位VDDと
出力ノード３１との間に、パルス信号pをゲー
ト入力とするＰチヤネルMOSFET３２を接続
し、さらに出力ノード３１と低電位VSSとの間に、
論理信号Ａ，Ｂおよびパルス信号pそれぞれを
ゲート入力とする３個のＮチヤネルMOSFET３
３，３４，３５を直列接続して構成される。また
前記CMOSインバータ２０に相当するインバー
タ４０は、高電位VDDと出力ノード４１との間
に、パルス信号φpおよび上記NANDゲート３０
の出力ノード３１における信号Q3をそれぞれゲ
ート入力とする２個のＰチヤネルMOSFET４
２，４３を直列接続し、さらに出力ノード４１と
低電位VSSとの間にパルス信号φpをゲート入力と
するＮチヤネルMOSFET４４を接続して構成さ
れる。この論理回路では、まずパルス信号pが
“０”，φpが“１”のときに、NANDゲート３０
内のＰチヤネルMOSFET３２およびインバータ
４０内のＮチヤネルMOSFET４４がオン状態に
されて、出力ノード３１が“１”、出力ノード４
１が“０”にそれぞれプリチヤージされる。次に
パルス信号pが“１”、φpが“０”となり、
NANDゲート３０内のＮチヤネルMOSFET３５
およびインバータ４０のＰチヤネルMOSFET４
２がそれぞれオン状態にされたときに、NAND
ゲート３０の出力ノード３１の信号Q3は論理入
力信号Ａ，Ｂに応じてそのまま“１”に保持され
るかもしくは“０”に放電され、さらにインバー
タ４０の出力ノード４１の信号Q4は上記信号Q3
に応じてそのまま“０”に保持されるかもしくは
“１”に充電される。 この論理回路において、前段のNANDゲート
３０の出力ノード３１は次段のインバータ４３の
ゲートのみを駆動すればよいので、第１図回路よ
りも高速に動作させることができる。 第２図の回路は２つの論理信号のAND論理を
得る回路を示したものであるが、これを一般化し
たものが第３図である。すなわち、この回路で
は、高電位VDDと出力ノード５１との間にパルス
信号pをゲート入力するプリチヤージ用のＰチ
ヤネルMOSFET５２を接続し、各ゲートに論理
信号が入力される複数のＮチヤネルMOSFETを
直列接続もしくは並列接続あるいは直並列接続し
て構成されるＮチヤネル論理ブロツク５３の一端
を上記出力ノード５１に接続し、かつ上記Ｎチヤ
ネル論理ブロツク５３の他端と低電位VSSとの間
にパルス信号pをゲート入力とするＮチヤネル
MOSFET５４を接続して１段のＮチヤネル論理
回路５０を構成している。さらにこの回路では、
各ゲートに論理信号が入力される複数のＰチヤネ
ルMOSFETを直列接続もしくは並列接続あるい
は直並列接続して構成されるＰチヤネル論理ブロ
ツク６３の一端を出力ノード６１に接続し、この
出力ノード６１と低電位VSSとの間にパルス信号
φpをゲート入力とするプリチヤージ用のＮチヤ
ネルMOSFET６２を接続し、かつ上記Ｐチヤネ
ル論理ブロツク６３の他端と高電位VDDとの間に
パルス信号φpをゲート入力とするＰチヤネル
MOSFET６４を接続して１段のＰチヤネル論理
回路６０を構成している。そしてこの第３図回路
では、Ｎチヤネル論理回路５０の出力ノード５１
における信号QNをＰチヤネル論理回路６０の１
つの論理入力として供給し、他方、Ｐチヤネル論
理回路６０の出力ノード６１における信号QPを
Ｎチヤネル論理回路５０の１つの論理入力として
供給するように、Ｎチヤネル論理回路５０とＰチ
ヤネル論理回路６０を交互に配置しかつ結線を行
なつている。 ここで１つのＮチヤネル論理回路５０の出力ノ
ード５１における信号QNは、プリチヤージ期間
では“１”にされている。このとき、この信号
QNが供給されているＰチヤネル論理回路６０内
のＰチヤネルMOSFETはオフ状態にされるた
め、そのＰチヤネル論理ブロツク６３には電流路
は生じない。次にプリチヤージ期間の終了後、上
記信号QNが“０”に放電されれば上記Ｐチヤネ
ルMOSFETはオン状態にされ、このときこの
MOSFETを含むＰチヤネル論理ブロツク６３に
電流路が生じる可能性がでてくる。 ところで、第３図のような論理回路において、
仮に１つのＮチヤネル論理回路５０の出力ノード
５１の信号QNが他のＮチヤネル論理回路５０の
１つの論理入力として供給されたとすると、プリ
チヤージ期間に上記他のＮチヤネル論理回路５０
内のＮチヤネルMOSFETがオン状態にされてし
まいこの論理回路５０でプリチヤージが行なわれ
なくなつてしまう。これは誤動作である。すなわ
ち、第３図の論理回路では、Ｎチヤネル論理回路
５０の出力はＰチヤネル論理回路６０の入力に、
Ｐチヤネル論理回路、６０の出力はＮチヤネル論
理回路５０の入力にそれぞれしなければならない
という制限がある。この制限は、任意の論理ゲー
トを任意に接続して構成していた従来のCMOS
論理回路に比べ大きな設計制限となり、従来の
CMOS論理回路をそのまま焼き直すことができ
ないという欠点がある。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的はCMOS回路の特長で
ある低消費電力特性を持ちしかも高速でかつ設計
自由度の高い論理回路を提供することにある。 〔発明の概要〕 この発明による論理回路は、第１のノードを低
電位にプリチヤージするＮチヤネルMOSFET
と、上記第１のノードと高電位が供給される第２
のノードとの間に設けられ、各ゲートに論理信号
が入力される複数のＰチヤネルMOSFETを直列
接続もしくは並列接続あるいは直並列接続してな
る第１の論理ブロツクと、第３のノードを高電位
にプリチヤージするＰチヤネルMOSFETと、上
記第３のノードと低電位が供給される第４のノー
ドとの間に設けられ、接続関係が上記第１の論理
ブロツク内のＰチヤネルMOSFETとは相補関係
にありかつ対応するＰチヤネルMOSFETと同一
の論理信号がゲートに入力される複数のＮチヤネ
ルMOSFETからなる第２の論理ブロツクとで１
段の単位論理回路段を構成し、プリチヤージ期間
における論理レベルが互いに異なる１対の信号を
上記第１のノードおよび第３のノードから得るよ
うにしている。 〔発明の実施例〕 以下図面を参照してこの発明の実施例を説明す
る。第４図はこの発明の論理回路の一実施例によ
る構成を示す回路図である。この実施例回路は３
つの単位論理回路段１００，２００，３００を用
いて構成されている。さらに上記各単位論理回路
段１００，２００，３００は、Ｎチヤネル論理回
路１００Ｎ，２００Ｎ，３００ＮをそれぞれとＰ
チヤネル論理回路１００Ｐ，２００Ｐ，３００Ｐ
それぞれとで構成されている。 上記１つのＮチヤネル論理回路１００Ｎは、高
電位VDDと出力ノード１１１との間にパルス信号
φP1をゲート入力とするプリチヤージ用のＰチヤ
ネルMOSFET１１２を接続し、ゲートに論理信
号Ａ，Ｂ，Ｃそれぞれが入力される３個のＮチヤ
ネルMOSFET１１３，１１４，１１５を直列接
続して構成されるＮチヤネル論理ブロツク１１６
の一端を上記出力ノード１１１に接続し、かつ上
記Ｎチヤネル論理ブロツク１１６の他端と低電位
VSSとの間にパルス信号P1をゲート入力とする
ＮチヤネルMOSFET１１７を接続して構成され
ている。上記Ｎチヤネル論理回路１００Ｎととも
に単位論理回路段１００を構成する１つのＰチヤ
ネル論理回路１００Ｐは、ゲートに上記論理信号
Ａ，Ｂ，Ｃそれぞれが入力される３個のＰチヤネ
ルMOSFET１２３，１２４，１２５を並列接続
して構成されるＰチヤネル論理ブロツク１２６の
一端を出力ノード１２１に接続し、この出力ノー
ド１２１と低電位VSSとの間にパルス信号φP1をゲ
ート入力とするプリチヤージ用のＮチヤネル
MOSFET１２２を接続し、かつ上記Ｐチヤネル
論理ブロツク１２６の他端と高電位VDDとの間に
パルス信号φP1をゲート入力とするＰチヤネル
MOSFET１２７を接続して構成されている。す
なわち、上記１段の単位論理回路段１００におい
て、Ｎチヤネル論理ブロツク１１６を構成する３
個のMOSFET１１３，１１４，１１５の接続状
態は、Ｐチヤネル論理ブロツク１２６を構成する
３個のMOSFET１２３，１２４，１２５の接続
状態と相補関係にあり、しかも対応する
MOSFETのゲートには同一論理信号が入力され
ている。 上記他の１つのＮチヤネル論理回路２００Ｎ
は、高電位VDDと出力ノード２１１との間にパル
ス信号P2をゲート入力とするプリチヤージ用の
ＰチヤネルMOSFET２１２を接続し、ゲートに
論理信号Ｄおよび上記Ｐチヤネル論理回路１００
Ｐの出力ノード１２１における信号X2それぞれ
が入力される２個のＮチヤネルMOSFET２１
３，２１４を直列接続して構成されるＮチヤネル
論理ブロツク２１５の一端を上記出力ノード２１
１に接続し、かつ上記Ｎチヤネル論理ブロツク２
１５の他端と低電位VSSとの間にパルス信号P2
をゲート入力とするＮチヤネルMOSFET２１６
を接続して構成されている。上記Ｎチヤネル論理
回路２００Ｎとともに単位論理回路２００を構成
する１つのＰチヤネル論理回路２００Ｐは、ゲー
トに上記論理信号Ｄおよび上記Ｎチヤネル論理回
路１００Ｎの出力ノード１１１における信号X1
それぞれが入力される２個のＰチヤネル
MOSFET２２３，２２４を並列接続して構成さ
れるＰチヤネル論理ブロツク２２５の一端を出力
ノード２２１に接続し、この出力ノード２２１と
低電位VSSとの間にパルス信号φP2をゲート入力と
するプリチヤージ用のＮチヤネルMOSFET２２
２を接続し、かつ上記Ｐチヤネル論理ブロツク２
２５の他端と高電位VDDとの間にパルス信号φP2
をゲート入力とするＰチヤネルMOSFET２２６
を接続して構成されている。ここでこの１段の単
位論理回路段２００において、Ｎチヤネル論理ブ
ロツク２１５を構成する２個のMOSFET２１
３，２１４の接続状態は、Ｐチヤネル論理ブロツ
ク２２５を構成する２個のMOSFET２２３，２
２４の接続状態と相補関係にある。しかも、
MOSFET２１４のゲートに入力される信号X2と
MOSFET２２４のゲートに入力される信号X1
は、後述するように同一論理を持つているので、
MOSFET２１３，２１４とMOSFET２２３，
２２４のうち対応するもののゲートには同一論理
信号が入力されている。 上記とは異なる他の１つのＮチヤネル論理回路
３００Ｎは、高電位VDDと出力ノード３１１との
間にパルス信号P3をデート入力とするプリチヤ
ージ用のＰチヤネルMOSFET３１２を接続し、
ゲートに上記Ｐチヤネル論理回路２００Ｐの出力
ノード２２１における信号Y1および上記Ｐチヤ
ネル論理回路１００Ｐの出力ノード１２１におけ
る信号X2それぞれが入力される２個のＮチヤネ
ルMOSFET３１３，３１４を並列接続しさらに
これに対してゲートに論理信号Ｅが入力されるＮ
チヤネルMOSFET３１５を直列接続して構成さ
れるＮチヤネル論理ブロツク３１６の一端を上記
出力ノード３１１に接続し、かつ上記Ｎチヤネル
論理ブロツク３１６の他端と低電位VSSとの間に
パルス信号P3をゲート入力とするＮチヤネル
MOSFET３１７を接続して構成されている。上
記Ｎチヤネル論理回路３００Ｎとともに単位論理
回路段３００を構成する１つのＰチヤネル論理回
路３００Ｐは、ゲートに上記Ｎチヤネル論理回路
２００Ｎの出力ノード２１１における信号Y2お
よび上記Ｎチヤネル論理回路１００Ｎの出力ノー
ド１１１における信号X1それぞれが入力される
２個のＰチヤネルMOSFET３２３，３２４を直
列接続しさらにこれに対してゲートに論理信号Ｅ
が入力されるＰチヤネルMOSFET３２５を並列
接続して構成されるＰチヤネル論理ブロツク３２
６の一端を上記出力ノード３２１に接続し、この
出力ノード３２１と低電位VSSとの間にパルス信
号φP3をゲート入力とするプリチヤージ用のＮチ
ヤネルMOSFET３２２を接続し、かつ上記Ｐチ
ヤネル論理ブロツク３２６の他端と高電位VDDと
の間にパルス信号φP3をゲート入力とするＰチヤ
ネルMOSFET３２７を接続して構成されてい
る。ここでこの１段の単位論理回路段３００にお
いて、Ｎチヤネル論理ブロツク３１６を構成する
３個のMOSFET３１３，３１４，３１５の接続
状態は、Ｐチヤネル論理ブロツク３２６を構成す
る３個のMOSFET３２３，３２４，３２５の接
続状態と相補関係にされている。しかも、
MOSFET３１３のゲートに入力される信号Y1と
MOSFET３２３のゲートに入力される信号Y2、
MOSFET３１４のゲートに入力される信号X2と
MOSFET３２４のゲートに入力される信号X1は
それぞれ後述するように同一論理を持つているの
で、MOSFET３１３，３１４，３１５と
MOSFET３２３，３２４，３２５のうち対応す
るもののゲートには同一論理信号が入力されてい
る。 第５図は上記第４図の実施例回路で用いられる
各パルス信号φP1，φP2，φP3，P1，P2，P3の
タイミングチヤートである。図示するようにこれ
らのパルス信号は同一位相にされている。 このような構成において、いま１段の単位論理
回路段１００でパルス信号φP1が“１”に、P1
が“０”にされているとき、Ｎチヤネル論理回路
１００Ｎではプリチヤージ用のMOSFET１１２
がオン状態にされ、MOSFET１１７がオフ状態
にされ、かつＰチヤネル論理回路１００Ｐではプ
リチヤージ用のMOSFET１２２がオン状態にさ
れ、MOSFET１２７がオフ状態にされる。すな
わち、この期間では、Ｎチヤネル論理回路１００
Ｎの出力ノード１１１がMOSFET１１２を介し
て“１”にプリチヤージされ、かつＰチヤネル論
理回路１００Ｐの出力ノード１２１がMOSFET
１２２を介して“０”にプリチヤージされる。次
にパルス信号φP1が“０”に、P1が“１”にさ
れる。するとＮチヤネル論理回路１００Ｎでは、
プリチヤージ用のMOSFET１１２がオフ状態に
され、MOSFET１１７がオン状態にされる。し
たがつて、このとき、出力ノード１１１における
信号X1はＮチヤネル論理ブロツク１１６内の
MOSFET１１３，１１４，１１５の動作状態に
応じて“１”のまま保持されるかもしくは“０”
に放電される。ここで、MOSFET１１３，１１
４，１１５は直列接続されているので、３つの論
理信号Ａ，Ｂ，Ｃがすべて“１”にされ、これら
３個のMOSFET１１３，１１４，１１５がすべ
てオン状態にされたときにのみ信号X1が“０”
に放電される。したがつて、このＮチヤネル論理
回路１００Ｎは３入力のNANDデートに相当し、
その論理式は次式で与えられる。 X1＝・・ ……(1) 一方、パルス信号P1が“１”にされると、Ｐ
チヤネル論理回路１００Ｐでは、プリチヤージ用
のMOSFET１２２がオフ状態にされ、
MOSFET１２７がオン状態にされる。したがつ
て、このとき、出力ノード１２１における信号
X2はＰチヤネル論理ブロツク１２６内の
MOSFET１２３，１２４，１２５の動作状態に
応じて“０”のまま保持されるかもしくは“１”
に充電される。ここでMOSFET１２３，１２
４，１２５は並列接続されているので、３つの論
理信号Ａ，Ｂ，Ｃのうちいずれか１つが“０”に
され、３個のMOSFET１２３，１２４，１２５
のいずれか１個がオン状態にされたときにのみ信
号X2が“１”に充電される。したがつて、この
Ｐチヤネル論理回路１００Ｐの論理式は次式で与
えられる。 X2＝＋＋ ……(2) ここで上記(2)式をド・モルガンの定理を用いて
変形すると前記(1)と同じものになる。すなわち、
この１段の単位論理回路段１００のＮチヤネル論
理回路１００ＮとＰチヤネル論理回路１００Ｐと
は同一論理の論理信号X1，X2を対にして出力し、
しかもこの両信号X1，X2はプリチヤージ期間で
は異なるレベルに設定される。これと同様に他の
単位論理回路段２００，３００のＮチヤネル論理
回路２００Ｎ，３００ＮそれぞれとＰチヤネル論
理回路２００Ｐ，３００Ｐそれぞれも同一論理の
論理信号Y2とY1、Z1とZ2をそれぞれ対にして出
力し、かつこれらの信号Y2とY1、Z1とZ2はプリ
チヤージ期間では互いに異なるレベルに設定され
る。ちなみに各論理回路２００Ｎ，３００Ｎ，２
００Ｐ，３００Ｐの論理式は以下の通りである。 Y1＝1＋ ……(3) Y2＝2・ ……(4) Z1＝（1＋2）・ ……(5) Z2＝2・1＋ ……(6) そして(4)式をド・モルガンの定理を用いて変形
し、かつX1＝X2を代入すれば(3)式と同じものに
なり、さらに(6)式を変形してY1＝Y2を代入すれ
ばこの(6)式は(5)式と同じものになる。 ここで、たとえば１段の単位論理回路段１００
の出力である３つの論理信号Ａ，Ｂ，Ｃの
NAND論理信号として、プリチヤージ期間に
“１”と“０”にされる１対の信号X1，X2が得ら
れているので、この単位論理回路段１００の出力
信号を他のＮチヤネル論理回路およびＰチヤネル
論理回路で誤動作を生じることなしに使用するこ
とができる。このため、前記第３図の従来回路で
生じていたような設計上の制限が解消されてい
る。また、この単位論理回路段１００を通常の
CMOS−NANDゲートと比べると、プリチヤー
ジ用の２個のMOSFET１１２，１２２とさらに
もう２個のMOSFET１１７，１２７との合計４
個のMOSFETを追加するだけで、第３図の従来
回路と同等の高速性を持たせることができる。も
ちろん、CMOS回路であるので低消費電力特性
も保持されている。 ところで、上記第４図の実施例回路では、各パ
ルス信号φP1，φP2，φP3，P1，P2，P3として
第５図に示すように同一位相のものを用いるよう
にしているので、たとえばＰチヤネル論理ブロツ
ク２２５と高電位VDDとの間に、パルス信号φP2
をゲート入力とするMOSFET２２６を必要とし
ている。すなわち、このMOSFET２２６はプリ
チヤージ期間にVDD，VSS間に直流パルスが生じ
ることを防止しているものであり、これは各パル
ス信号対φP1，P1，φP2，P2，φP3，P3に第６
図に示すような位相差を設ければこのMOSFET
２２６を省略することが可能である。このこと
は、Ｎチヤネル論理回路１００Ｎの出力ノード１
１１がプリチヤージされ、この出力ノード１１１
の信号X1が入力されるＰチヤネル論理回路２０
０Ｐ内のＰチヤネルMOSFET２２４がオフ状態
にされてしばらくたつた後に、この出力ノード２
２１がプリチヤージされるので、MOSFET２２
６によつてVDD，VSS間を遮断することなしにこ
のＰチヤネル論理回路２００Ｐにおける直流バス
の発生を防止することができる。このため、第６
図のようなパルス信号を使用すれば、第４図の実
施例回路に比べて１段当り２個のMOSFETを省
略することができる。また、第６図のようなパル
ス信号を使用する代りに、Ｎチヤネル論理回路１
００Ｎ，２００Ｎ，３００Ｎの各他端１３０，２
３０，３３０に、プリチヤージ期間では“１”に
され、この期間以外では“０”にされる、第５図
に示す各パルス信号φP1，φP2，φP3それぞれを供
給し、かつＰチヤネル論理回路１００Ｐ，２００
Ｐ，３００Ｐの各他端１３１，２３１，３３１
に、プリチヤージ期間では“０”にされ、この期
間以外では“１”にされる、第５図に示す各パル
ス信号P1，P2，P3それぞれを供給すること
によつて１段当り２個のMOSFETを省略するこ
とができる。 第７図は上記実施例による１段分の単位論理回
路段を一般化した回路図である。すなわち１段の
単位論理回路段は図示するように、出力ノード
（第１のノード）５１１を低電位VSSにプリチヤー
ジするためのＮチヤネルMOSFET５１２と、上
記出力ノード５１１およびＰチヤネルMOSFET
５１３を介して高電位VDDが供給されるノード
（第２のノード）５１４との間に設けられ、ゲー
トに論理信号が入力される少なくとも１つのＰチ
ヤネルMOSFETからなるＰチヤネル論理ブロツ
ク（第１の論理ブロツク）５１５と、出力ノード
（第３のノード）５１６を高電位VDDにプリチヤ
ージするためのＰチヤネルMOSFET５１７と、
上記出力ノード５１６およびＮチヤネル
MOSFET５１８を介して低電位VSSが供給され
るノード（第４のノード）５１９の間に設けら
れ、ゲートに論理信号が入力されかつその接続状
態が上記Ｐチヤネル論理ブロツク５１５内のＰチ
ヤネルMOSFETの接続状態と相補関係にある少
なくとも１つのＮチヤネルMOSFETからなるＮ
チヤネル論理ブロツク（第２の論理ブロツク）５
２０とで構成されている。そして上記Ｎチヤネル
MOSFET５１２およびＰチヤネルMOSFET５
１３のゲートにはパルス信号φPiが入力され、Ｐ
チヤネルMOSFET５１７およびＮチヤネル
MOSFET５１８のゲートにはパルス信号Piが
入力されている。なお、ノード５１４にパルス信
号Piを、ノード５１９にパルス信号φPiを入力す
ればMOSFET５１３，５１８は省略可能であ
る。さらにＰチヤネル論理ブロツク５１５内の
MOSFETには他の段のＮチヤネル論理ブロツク
が接続されている出力ノードの信号が入力され、
Ｎチヤネル論理ブロツク５２０内のMOSFETに
は他の段のＰチヤネル論理ブロツクが接続されて
いる出力ノードの信号が入力され、さらにこの段
の出力ノード５１１の信号および出力ノード５１
６の信号は他の段のＮチヤネル論理ブロツク内の
MOSFETおよびＰチヤネル論理ブロツク内の
MOSFETにそれぞれ入力されている。 ところで、この１段の単位論理回路段の２つの
出力ノード５１１，５１６の信号は、プリチヤー
ジ期間後の論理動作期間では同一論理状態になつ
ているはずである。そこで上記両出力ノード５１
１，５１６の信号の論理一致を検出する手段、た
とえば第７図に示すようなイクスクルーシブOR
ゲート（排他的論理和回路）６００を設け、この
出力信号を調べることによつてこの１段の単位論
理回路段が正常に動作しているか否かを容易に知
ることができる。 〔発明の効果〕 以上説明したように、この発明に係る論理回路
では、前記第１図に示すが如きCMOS回路に比
べて駆動すべきゲート容量が約1/2で済むために
約２倍の速度で動作し、しかもCMOS回路と同
程度の設計自由度を有する。またCMOS回路と
同様の低消費電力特性も保持している。
に関する。 〔発明の技術的背景とその問題点〕 超高集積化半導体集積回路（VLSI）で論理回
路を構成する場合、消費電力の観点からCMOS
回路が多用される。第１図はこのCMOS回路を
用いた従来の論理回路の一例を示す回路図であ
る。この回路は、高電位VDDと出力ノード１１と
の間に、論理信号Ａ，Ｂそれぞれがゲートに入力
される２個のＰチヤネルMOSFET１２，１３を
並列接続し、かつ上記出力ノード１１と低電位
VSSとの間に、上記論理信号Ｂ，Ａそれぞれがゲ
ートに入力される２個のＮチヤネルMOSFET１
４，１５を直列接続して構成されるCMOS−
NANDゲート１０と、高電位VDDと出力ノード２
１との間にＰチヤネルMOSFET２２が接続され
かつこの出力ノード２１と低電位VSSとの間にＮ
チヤネルMOSFET２３が接続され、この両
MOSFET２２，２３のゲートには上記CMOS−
NANDゲート１０の出力ノード１１の信号Q1が
入力されるCMOSインバータ２０とで構成され
ている。そして上記CMOSインバータ２０の出
力ノード２１からは、上記２つの論理入力信号
Ａ，ＢのAND論理に相当する信号Q2が得られ
る。 ところで、このようなCMOS形の論理回路に
おいて、前段のCMOS−NANDゲート１０の出
力ノード１１は後段のCMOSインバータ２０の
２個のMOSFET２２，２３のゲートを充電もし
くは放電しなければならない。すなわち、前段の
出力ノードには少なくともＮチヤネル側とＰチヤ
ネル側それぞれ１個分の合計２個のゲート容量が
接続されているので、この出力ノードに存在する
容量の値が大きなものとなり、高速化は困難であ
る。 そこで、CMOS形の論理回路の高速化を構成
するために、さらに従来では第１図回路と同一論
理を得る回路を第２図のように構成している。こ
の論理回路では、前記CMOS−NANDゲート１
０に相当するNANDゲート３０は、高電位VDDと
出力ノード３１との間に、パルス信号pをゲー
ト入力とするＰチヤネルMOSFET３２を接続
し、さらに出力ノード３１と低電位VSSとの間に、
論理信号Ａ，Ｂおよびパルス信号pそれぞれを
ゲート入力とする３個のＮチヤネルMOSFET３
３，３４，３５を直列接続して構成される。また
前記CMOSインバータ２０に相当するインバー
タ４０は、高電位VDDと出力ノード４１との間
に、パルス信号φpおよび上記NANDゲート３０
の出力ノード３１における信号Q3をそれぞれゲ
ート入力とする２個のＰチヤネルMOSFET４
２，４３を直列接続し、さらに出力ノード４１と
低電位VSSとの間にパルス信号φpをゲート入力と
するＮチヤネルMOSFET４４を接続して構成さ
れる。この論理回路では、まずパルス信号pが
“０”，φpが“１”のときに、NANDゲート３０
内のＰチヤネルMOSFET３２およびインバータ
４０内のＮチヤネルMOSFET４４がオン状態に
されて、出力ノード３１が“１”、出力ノード４
１が“０”にそれぞれプリチヤージされる。次に
パルス信号pが“１”、φpが“０”となり、
NANDゲート３０内のＮチヤネルMOSFET３５
およびインバータ４０のＰチヤネルMOSFET４
２がそれぞれオン状態にされたときに、NAND
ゲート３０の出力ノード３１の信号Q3は論理入
力信号Ａ，Ｂに応じてそのまま“１”に保持され
るかもしくは“０”に放電され、さらにインバー
タ４０の出力ノード４１の信号Q4は上記信号Q3
に応じてそのまま“０”に保持されるかもしくは
“１”に充電される。 この論理回路において、前段のNANDゲート
３０の出力ノード３１は次段のインバータ４３の
ゲートのみを駆動すればよいので、第１図回路よ
りも高速に動作させることができる。 第２図の回路は２つの論理信号のAND論理を
得る回路を示したものであるが、これを一般化し
たものが第３図である。すなわち、この回路で
は、高電位VDDと出力ノード５１との間にパルス
信号pをゲート入力するプリチヤージ用のＰチ
ヤネルMOSFET５２を接続し、各ゲートに論理
信号が入力される複数のＮチヤネルMOSFETを
直列接続もしくは並列接続あるいは直並列接続し
て構成されるＮチヤネル論理ブロツク５３の一端
を上記出力ノード５１に接続し、かつ上記Ｎチヤ
ネル論理ブロツク５３の他端と低電位VSSとの間
にパルス信号pをゲート入力とするＮチヤネル
MOSFET５４を接続して１段のＮチヤネル論理
回路５０を構成している。さらにこの回路では、
各ゲートに論理信号が入力される複数のＰチヤネ
ルMOSFETを直列接続もしくは並列接続あるい
は直並列接続して構成されるＰチヤネル論理ブロ
ツク６３の一端を出力ノード６１に接続し、この
出力ノード６１と低電位VSSとの間にパルス信号
φpをゲート入力とするプリチヤージ用のＮチヤ
ネルMOSFET６２を接続し、かつ上記Ｐチヤネ
ル論理ブロツク６３の他端と高電位VDDとの間に
パルス信号φpをゲート入力とするＰチヤネル
MOSFET６４を接続して１段のＰチヤネル論理
回路６０を構成している。そしてこの第３図回路
では、Ｎチヤネル論理回路５０の出力ノード５１
における信号QNをＰチヤネル論理回路６０の１
つの論理入力として供給し、他方、Ｐチヤネル論
理回路６０の出力ノード６１における信号QPを
Ｎチヤネル論理回路５０の１つの論理入力として
供給するように、Ｎチヤネル論理回路５０とＰチ
ヤネル論理回路６０を交互に配置しかつ結線を行
なつている。 ここで１つのＮチヤネル論理回路５０の出力ノ
ード５１における信号QNは、プリチヤージ期間
では“１”にされている。このとき、この信号
QNが供給されているＰチヤネル論理回路６０内
のＰチヤネルMOSFETはオフ状態にされるた
め、そのＰチヤネル論理ブロツク６３には電流路
は生じない。次にプリチヤージ期間の終了後、上
記信号QNが“０”に放電されれば上記Ｐチヤネ
ルMOSFETはオン状態にされ、このときこの
MOSFETを含むＰチヤネル論理ブロツク６３に
電流路が生じる可能性がでてくる。 ところで、第３図のような論理回路において、
仮に１つのＮチヤネル論理回路５０の出力ノード
５１の信号QNが他のＮチヤネル論理回路５０の
１つの論理入力として供給されたとすると、プリ
チヤージ期間に上記他のＮチヤネル論理回路５０
内のＮチヤネルMOSFETがオン状態にされてし
まいこの論理回路５０でプリチヤージが行なわれ
なくなつてしまう。これは誤動作である。すなわ
ち、第３図の論理回路では、Ｎチヤネル論理回路
５０の出力はＰチヤネル論理回路６０の入力に、
Ｐチヤネル論理回路、６０の出力はＮチヤネル論
理回路５０の入力にそれぞれしなければならない
という制限がある。この制限は、任意の論理ゲー
トを任意に接続して構成していた従来のCMOS
論理回路に比べ大きな設計制限となり、従来の
CMOS論理回路をそのまま焼き直すことができ
ないという欠点がある。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的はCMOS回路の特長で
ある低消費電力特性を持ちしかも高速でかつ設計
自由度の高い論理回路を提供することにある。 〔発明の概要〕 この発明による論理回路は、第１のノードを低
電位にプリチヤージするＮチヤネルMOSFET
と、上記第１のノードと高電位が供給される第２
のノードとの間に設けられ、各ゲートに論理信号
が入力される複数のＰチヤネルMOSFETを直列
接続もしくは並列接続あるいは直並列接続してな
る第１の論理ブロツクと、第３のノードを高電位
にプリチヤージするＰチヤネルMOSFETと、上
記第３のノードと低電位が供給される第４のノー
ドとの間に設けられ、接続関係が上記第１の論理
ブロツク内のＰチヤネルMOSFETとは相補関係
にありかつ対応するＰチヤネルMOSFETと同一
の論理信号がゲートに入力される複数のＮチヤネ
ルMOSFETからなる第２の論理ブロツクとで１
段の単位論理回路段を構成し、プリチヤージ期間
における論理レベルが互いに異なる１対の信号を
上記第１のノードおよび第３のノードから得るよ
うにしている。 〔発明の実施例〕 以下図面を参照してこの発明の実施例を説明す
る。第４図はこの発明の論理回路の一実施例によ
る構成を示す回路図である。この実施例回路は３
つの単位論理回路段１００，２００，３００を用
いて構成されている。さらに上記各単位論理回路
段１００，２００，３００は、Ｎチヤネル論理回
路１００Ｎ，２００Ｎ，３００ＮをそれぞれとＰ
チヤネル論理回路１００Ｐ，２００Ｐ，３００Ｐ
それぞれとで構成されている。 上記１つのＮチヤネル論理回路１００Ｎは、高
電位VDDと出力ノード１１１との間にパルス信号
φP1をゲート入力とするプリチヤージ用のＰチヤ
ネルMOSFET１１２を接続し、ゲートに論理信
号Ａ，Ｂ，Ｃそれぞれが入力される３個のＮチヤ
ネルMOSFET１１３，１１４，１１５を直列接
続して構成されるＮチヤネル論理ブロツク１１６
の一端を上記出力ノード１１１に接続し、かつ上
記Ｎチヤネル論理ブロツク１１６の他端と低電位
VSSとの間にパルス信号P1をゲート入力とする
ＮチヤネルMOSFET１１７を接続して構成され
ている。上記Ｎチヤネル論理回路１００Ｎととも
に単位論理回路段１００を構成する１つのＰチヤ
ネル論理回路１００Ｐは、ゲートに上記論理信号
Ａ，Ｂ，Ｃそれぞれが入力される３個のＰチヤネ
ルMOSFET１２３，１２４，１２５を並列接続
して構成されるＰチヤネル論理ブロツク１２６の
一端を出力ノード１２１に接続し、この出力ノー
ド１２１と低電位VSSとの間にパルス信号φP1をゲ
ート入力とするプリチヤージ用のＮチヤネル
MOSFET１２２を接続し、かつ上記Ｐチヤネル
論理ブロツク１２６の他端と高電位VDDとの間に
パルス信号φP1をゲート入力とするＰチヤネル
MOSFET１２７を接続して構成されている。す
なわち、上記１段の単位論理回路段１００におい
て、Ｎチヤネル論理ブロツク１１６を構成する３
個のMOSFET１１３，１１４，１１５の接続状
態は、Ｐチヤネル論理ブロツク１２６を構成する
３個のMOSFET１２３，１２４，１２５の接続
状態と相補関係にあり、しかも対応する
MOSFETのゲートには同一論理信号が入力され
ている。 上記他の１つのＮチヤネル論理回路２００Ｎ
は、高電位VDDと出力ノード２１１との間にパル
ス信号P2をゲート入力とするプリチヤージ用の
ＰチヤネルMOSFET２１２を接続し、ゲートに
論理信号Ｄおよび上記Ｐチヤネル論理回路１００
Ｐの出力ノード１２１における信号X2それぞれ
が入力される２個のＮチヤネルMOSFET２１
３，２１４を直列接続して構成されるＮチヤネル
論理ブロツク２１５の一端を上記出力ノード２１
１に接続し、かつ上記Ｎチヤネル論理ブロツク２
１５の他端と低電位VSSとの間にパルス信号P2
をゲート入力とするＮチヤネルMOSFET２１６
を接続して構成されている。上記Ｎチヤネル論理
回路２００Ｎとともに単位論理回路２００を構成
する１つのＰチヤネル論理回路２００Ｐは、ゲー
トに上記論理信号Ｄおよび上記Ｎチヤネル論理回
路１００Ｎの出力ノード１１１における信号X1
それぞれが入力される２個のＰチヤネル
MOSFET２２３，２２４を並列接続して構成さ
れるＰチヤネル論理ブロツク２２５の一端を出力
ノード２２１に接続し、この出力ノード２２１と
低電位VSSとの間にパルス信号φP2をゲート入力と
するプリチヤージ用のＮチヤネルMOSFET２２
２を接続し、かつ上記Ｐチヤネル論理ブロツク２
２５の他端と高電位VDDとの間にパルス信号φP2
をゲート入力とするＰチヤネルMOSFET２２６
を接続して構成されている。ここでこの１段の単
位論理回路段２００において、Ｎチヤネル論理ブ
ロツク２１５を構成する２個のMOSFET２１
３，２１４の接続状態は、Ｐチヤネル論理ブロツ
ク２２５を構成する２個のMOSFET２２３，２
２４の接続状態と相補関係にある。しかも、
MOSFET２１４のゲートに入力される信号X2と
MOSFET２２４のゲートに入力される信号X1
は、後述するように同一論理を持つているので、
MOSFET２１３，２１４とMOSFET２２３，
２２４のうち対応するもののゲートには同一論理
信号が入力されている。 上記とは異なる他の１つのＮチヤネル論理回路
３００Ｎは、高電位VDDと出力ノード３１１との
間にパルス信号P3をデート入力とするプリチヤ
ージ用のＰチヤネルMOSFET３１２を接続し、
ゲートに上記Ｐチヤネル論理回路２００Ｐの出力
ノード２２１における信号Y1および上記Ｐチヤ
ネル論理回路１００Ｐの出力ノード１２１におけ
る信号X2それぞれが入力される２個のＮチヤネ
ルMOSFET３１３，３１４を並列接続しさらに
これに対してゲートに論理信号Ｅが入力されるＮ
チヤネルMOSFET３１５を直列接続して構成さ
れるＮチヤネル論理ブロツク３１６の一端を上記
出力ノード３１１に接続し、かつ上記Ｎチヤネル
論理ブロツク３１６の他端と低電位VSSとの間に
パルス信号P3をゲート入力とするＮチヤネル
MOSFET３１７を接続して構成されている。上
記Ｎチヤネル論理回路３００Ｎとともに単位論理
回路段３００を構成する１つのＰチヤネル論理回
路３００Ｐは、ゲートに上記Ｎチヤネル論理回路
２００Ｎの出力ノード２１１における信号Y2お
よび上記Ｎチヤネル論理回路１００Ｎの出力ノー
ド１１１における信号X1それぞれが入力される
２個のＰチヤネルMOSFET３２３，３２４を直
列接続しさらにこれに対してゲートに論理信号Ｅ
が入力されるＰチヤネルMOSFET３２５を並列
接続して構成されるＰチヤネル論理ブロツク３２
６の一端を上記出力ノード３２１に接続し、この
出力ノード３２１と低電位VSSとの間にパルス信
号φP3をゲート入力とするプリチヤージ用のＮチ
ヤネルMOSFET３２２を接続し、かつ上記Ｐチ
ヤネル論理ブロツク３２６の他端と高電位VDDと
の間にパルス信号φP3をゲート入力とするＰチヤ
ネルMOSFET３２７を接続して構成されてい
る。ここでこの１段の単位論理回路段３００にお
いて、Ｎチヤネル論理ブロツク３１６を構成する
３個のMOSFET３１３，３１４，３１５の接続
状態は、Ｐチヤネル論理ブロツク３２６を構成す
る３個のMOSFET３２３，３２４，３２５の接
続状態と相補関係にされている。しかも、
MOSFET３１３のゲートに入力される信号Y1と
MOSFET３２３のゲートに入力される信号Y2、
MOSFET３１４のゲートに入力される信号X2と
MOSFET３２４のゲートに入力される信号X1は
それぞれ後述するように同一論理を持つているの
で、MOSFET３１３，３１４，３１５と
MOSFET３２３，３２４，３２５のうち対応す
るもののゲートには同一論理信号が入力されてい
る。 第５図は上記第４図の実施例回路で用いられる
各パルス信号φP1，φP2，φP3，P1，P2，P3の
タイミングチヤートである。図示するようにこれ
らのパルス信号は同一位相にされている。 このような構成において、いま１段の単位論理
回路段１００でパルス信号φP1が“１”に、P1
が“０”にされているとき、Ｎチヤネル論理回路
１００Ｎではプリチヤージ用のMOSFET１１２
がオン状態にされ、MOSFET１１７がオフ状態
にされ、かつＰチヤネル論理回路１００Ｐではプ
リチヤージ用のMOSFET１２２がオン状態にさ
れ、MOSFET１２７がオフ状態にされる。すな
わち、この期間では、Ｎチヤネル論理回路１００
Ｎの出力ノード１１１がMOSFET１１２を介し
て“１”にプリチヤージされ、かつＰチヤネル論
理回路１００Ｐの出力ノード１２１がMOSFET
１２２を介して“０”にプリチヤージされる。次
にパルス信号φP1が“０”に、P1が“１”にさ
れる。するとＮチヤネル論理回路１００Ｎでは、
プリチヤージ用のMOSFET１１２がオフ状態に
され、MOSFET１１７がオン状態にされる。し
たがつて、このとき、出力ノード１１１における
信号X1はＮチヤネル論理ブロツク１１６内の
MOSFET１１３，１１４，１１５の動作状態に
応じて“１”のまま保持されるかもしくは“０”
に放電される。ここで、MOSFET１１３，１１
４，１１５は直列接続されているので、３つの論
理信号Ａ，Ｂ，Ｃがすべて“１”にされ、これら
３個のMOSFET１１３，１１４，１１５がすべ
てオン状態にされたときにのみ信号X1が“０”
に放電される。したがつて、このＮチヤネル論理
回路１００Ｎは３入力のNANDデートに相当し、
その論理式は次式で与えられる。 X1＝・・ ……(1) 一方、パルス信号P1が“１”にされると、Ｐ
チヤネル論理回路１００Ｐでは、プリチヤージ用
のMOSFET１２２がオフ状態にされ、
MOSFET１２７がオン状態にされる。したがつ
て、このとき、出力ノード１２１における信号
X2はＰチヤネル論理ブロツク１２６内の
MOSFET１２３，１２４，１２５の動作状態に
応じて“０”のまま保持されるかもしくは“１”
に充電される。ここでMOSFET１２３，１２
４，１２５は並列接続されているので、３つの論
理信号Ａ，Ｂ，Ｃのうちいずれか１つが“０”に
され、３個のMOSFET１２３，１２４，１２５
のいずれか１個がオン状態にされたときにのみ信
号X2が“１”に充電される。したがつて、この
Ｐチヤネル論理回路１００Ｐの論理式は次式で与
えられる。 X2＝＋＋ ……(2) ここで上記(2)式をド・モルガンの定理を用いて
変形すると前記(1)と同じものになる。すなわち、
この１段の単位論理回路段１００のＮチヤネル論
理回路１００ＮとＰチヤネル論理回路１００Ｐと
は同一論理の論理信号X1，X2を対にして出力し、
しかもこの両信号X1，X2はプリチヤージ期間で
は異なるレベルに設定される。これと同様に他の
単位論理回路段２００，３００のＮチヤネル論理
回路２００Ｎ，３００ＮそれぞれとＰチヤネル論
理回路２００Ｐ，３００Ｐそれぞれも同一論理の
論理信号Y2とY1、Z1とZ2をそれぞれ対にして出
力し、かつこれらの信号Y2とY1、Z1とZ2はプリ
チヤージ期間では互いに異なるレベルに設定され
る。ちなみに各論理回路２００Ｎ，３００Ｎ，２
００Ｐ，３００Ｐの論理式は以下の通りである。 Y1＝1＋ ……(3) Y2＝2・ ……(4) Z1＝（1＋2）・ ……(5) Z2＝2・1＋ ……(6) そして(4)式をド・モルガンの定理を用いて変形
し、かつX1＝X2を代入すれば(3)式と同じものに
なり、さらに(6)式を変形してY1＝Y2を代入すれ
ばこの(6)式は(5)式と同じものになる。 ここで、たとえば１段の単位論理回路段１００
の出力である３つの論理信号Ａ，Ｂ，Ｃの
NAND論理信号として、プリチヤージ期間に
“１”と“０”にされる１対の信号X1，X2が得ら
れているので、この単位論理回路段１００の出力
信号を他のＮチヤネル論理回路およびＰチヤネル
論理回路で誤動作を生じることなしに使用するこ
とができる。このため、前記第３図の従来回路で
生じていたような設計上の制限が解消されてい
る。また、この単位論理回路段１００を通常の
CMOS−NANDゲートと比べると、プリチヤー
ジ用の２個のMOSFET１１２，１２２とさらに
もう２個のMOSFET１１７，１２７との合計４
個のMOSFETを追加するだけで、第３図の従来
回路と同等の高速性を持たせることができる。も
ちろん、CMOS回路であるので低消費電力特性
も保持されている。 ところで、上記第４図の実施例回路では、各パ
ルス信号φP1，φP2，φP3，P1，P2，P3として
第５図に示すように同一位相のものを用いるよう
にしているので、たとえばＰチヤネル論理ブロツ
ク２２５と高電位VDDとの間に、パルス信号φP2
をゲート入力とするMOSFET２２６を必要とし
ている。すなわち、このMOSFET２２６はプリ
チヤージ期間にVDD，VSS間に直流パルスが生じ
ることを防止しているものであり、これは各パル
ス信号対φP1，P1，φP2，P2，φP3，P3に第６
図に示すような位相差を設ければこのMOSFET
２２６を省略することが可能である。このこと
は、Ｎチヤネル論理回路１００Ｎの出力ノード１
１１がプリチヤージされ、この出力ノード１１１
の信号X1が入力されるＰチヤネル論理回路２０
０Ｐ内のＰチヤネルMOSFET２２４がオフ状態
にされてしばらくたつた後に、この出力ノード２
２１がプリチヤージされるので、MOSFET２２
６によつてVDD，VSS間を遮断することなしにこ
のＰチヤネル論理回路２００Ｐにおける直流バス
の発生を防止することができる。このため、第６
図のようなパルス信号を使用すれば、第４図の実
施例回路に比べて１段当り２個のMOSFETを省
略することができる。また、第６図のようなパル
ス信号を使用する代りに、Ｎチヤネル論理回路１
００Ｎ，２００Ｎ，３００Ｎの各他端１３０，２
３０，３３０に、プリチヤージ期間では“１”に
され、この期間以外では“０”にされる、第５図
に示す各パルス信号φP1，φP2，φP3それぞれを供
給し、かつＰチヤネル論理回路１００Ｐ，２００
Ｐ，３００Ｐの各他端１３１，２３１，３３１
に、プリチヤージ期間では“０”にされ、この期
間以外では“１”にされる、第５図に示す各パル
ス信号P1，P2，P3それぞれを供給すること
によつて１段当り２個のMOSFETを省略するこ
とができる。 第７図は上記実施例による１段分の単位論理回
路段を一般化した回路図である。すなわち１段の
単位論理回路段は図示するように、出力ノード
（第１のノード）５１１を低電位VSSにプリチヤー
ジするためのＮチヤネルMOSFET５１２と、上
記出力ノード５１１およびＰチヤネルMOSFET
５１３を介して高電位VDDが供給されるノード
（第２のノード）５１４との間に設けられ、ゲー
トに論理信号が入力される少なくとも１つのＰチ
ヤネルMOSFETからなるＰチヤネル論理ブロツ
ク（第１の論理ブロツク）５１５と、出力ノード
（第３のノード）５１６を高電位VDDにプリチヤ
ージするためのＰチヤネルMOSFET５１７と、
上記出力ノード５１６およびＮチヤネル
MOSFET５１８を介して低電位VSSが供給され
るノード（第４のノード）５１９の間に設けら
れ、ゲートに論理信号が入力されかつその接続状
態が上記Ｐチヤネル論理ブロツク５１５内のＰチ
ヤネルMOSFETの接続状態と相補関係にある少
なくとも１つのＮチヤネルMOSFETからなるＮ
チヤネル論理ブロツク（第２の論理ブロツク）５
２０とで構成されている。そして上記Ｎチヤネル
MOSFET５１２およびＰチヤネルMOSFET５
１３のゲートにはパルス信号φPiが入力され、Ｐ
チヤネルMOSFET５１７およびＮチヤネル
MOSFET５１８のゲートにはパルス信号Piが
入力されている。なお、ノード５１４にパルス信
号Piを、ノード５１９にパルス信号φPiを入力す
ればMOSFET５１３，５１８は省略可能であ
る。さらにＰチヤネル論理ブロツク５１５内の
MOSFETには他の段のＮチヤネル論理ブロツク
が接続されている出力ノードの信号が入力され、
Ｎチヤネル論理ブロツク５２０内のMOSFETに
は他の段のＰチヤネル論理ブロツクが接続されて
いる出力ノードの信号が入力され、さらにこの段
の出力ノード５１１の信号および出力ノード５１
６の信号は他の段のＮチヤネル論理ブロツク内の
MOSFETおよびＰチヤネル論理ブロツク内の
MOSFETにそれぞれ入力されている。 ところで、この１段の単位論理回路段の２つの
出力ノード５１１，５１６の信号は、プリチヤー
ジ期間後の論理動作期間では同一論理状態になつ
ているはずである。そこで上記両出力ノード５１
１，５１６の信号の論理一致を検出する手段、た
とえば第７図に示すようなイクスクルーシブOR
ゲート（排他的論理和回路）６００を設け、この
出力信号を調べることによつてこの１段の単位論
理回路段が正常に動作しているか否かを容易に知
ることができる。 〔発明の効果〕 以上説明したように、この発明に係る論理回路
では、前記第１図に示すが如きCMOS回路に比
べて駆動すべきゲート容量が約1/2で済むために
約２倍の速度で動作し、しかもCMOS回路と同
程度の設計自由度を有する。またCMOS回路と
同様の低消費電力特性も保持している。
第１図および第２図はそれぞれ従来回路の回路
図、第３図は第２図回路を一般化した回路図、第
４図はこの発明に係る論理回路の一実施例による
構成を示す回路図、第５図は第４図回路で用いら
れるパルス信号のタイミングチヤート、第６図は
第４図回路で用いられる他のパルス信号のタイミ
ングチヤート、第７図は第４図回路の１段分の単
位論理回路段を一般化した回路図である。 １００，２００，３００……単位論理回路段、
１００Ｎ，２００Ｎ，３００Ｎ……Ｎチヤネル論
理回路、１００Ｐ，２００Ｐ，３００Ｐ……Ｐチ
ヤネル論理回路、１１２，１２２，２１２，２２
２，３１２，３２２，５１２，５１７……プリチ
ヤージ用のMOSFET、１１６，２１５，３１
６，５２０……Ｎチヤネル論理ブロツク、１２
６，２２５，３２６，５１５……Ｐチヤネル論理
ブロツク。
図、第３図は第２図回路を一般化した回路図、第
４図はこの発明に係る論理回路の一実施例による
構成を示す回路図、第５図は第４図回路で用いら
れるパルス信号のタイミングチヤート、第６図は
第４図回路で用いられる他のパルス信号のタイミ
ングチヤート、第７図は第４図回路の１段分の単
位論理回路段を一般化した回路図である。 １００，２００，３００……単位論理回路段、
１００Ｎ，２００Ｎ，３００Ｎ……Ｎチヤネル論
理回路、１００Ｐ，２００Ｐ，３００Ｐ……Ｐチ
ヤネル論理回路、１１２，１２２，２１２，２２
２，３１２，３２２，５１２，５１７……プリチ
ヤージ用のMOSFET、１１６，２１５，３１
６，５２０……Ｎチヤネル論理ブロツク、１２
６，２２５，３２６，５１５……Ｐチヤネル論理
ブロツク。
Claims (1)
- 【特許請求の範囲】 １ 第１のノードを低電位にプリチヤージするＮ
チヤネルMOSFETと、上記第１のノードと高電
位が供給される第２のノードとの間に設けられゲ
ートに論理信号が入力される少なくとも１つのＰ
チヤネルMOSFETとからなる第１の論理ブロツ
クと、 第３のノードを高電位にプリチヤージするＰチ
ヤネルMOSFETと、上記第３のノードと低電位
が供給される第４のノードとの間に設けられゲー
トに前記第１の論理ブロツクのＰチヤネル
MOSFETに供給されるものと同一論理を持つ論
理信号が入力されかつその接続状態が前記第１の
論理ブロツクのＰチヤネルMOSFETと相補関係
にある少なくとも１つのＮチヤネルMOSFETと
からなる第２の論理ブロツクとを含み、 上記第１のノードおよび第３のノードにおける
信号を対にして出力する単位論理回路段を具備し
たことを特徴とする論理回路。 ２ 前記第２のノードには、前記第１のノードの
プリチヤージ期間以外の期間のみに高電位が供給
される特許請求の範囲第１項に記載の論理回路。 ３ 前記第２のノードには、前記第１のノードの
プリチヤージ期間以外の期間のみに導通状態にさ
れるＰチヤネルMOSFETを介して高電位が供給
される特許請求の範囲第１項に記載の論理回路。 ４ 前記第４のノードには、前記第３のノードの
プリチヤージ期間以外の期間のみに低電位が供給
される特許請求の範囲第１項に記載の論理回路。 ５ 前記第４のノードには、前記第３のノードの
プリチヤージ期間以外の期間のみに導通状態にさ
れるＮチヤネルMOSFETを介して低電位が供給
される特許請求の範囲第１項に記載の論理回路。 ６ 第１のノードを低電位にプリチヤージするＮ
チヤネルMOSFETと、上記第１のノードと高電
位が供給される第２のノードとの間に設けられゲ
ートに論理信号が入力される少なくとも１つのＰ
チヤネルMOSFETとからなる第１の論理ブロツ
クと、 第３のノードを高電位にプリチヤージするＰチ
ヤネルMOSFETと、上記第３のノードと低電位
が供給される第４のノードとの間に設けられゲー
トに前記第１の論理ブロツクのＰチヤネル
MOSFETに供給されるものと同一論理を持つ論
理信号が入力されかつその接続状態が前記第１の
論理ブロツクのＰチヤネルMOSFETと相補関係
にある少なくとも１つのＮチヤネルMOSFETと
からなる第２の論理ブロツクとを含み、上記第１
のノードおよび第３のノードにおける信号を対に
して出力する単位論理回路段を具備し、 上記単位論理回路段にはさらに前記第１のノー
ドおよび第３のノードにおける信号の論理一致を
検出する検出手段が設けられていることを特徴と
する論理回路。 ７ 前記検出手段が前記第１のノードおよび第３
のノードにおける信号を入力とする排他的論理和
回路で構成されている特許請求の範囲第６項に記
載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195712A JPS6087521A (ja) | 1983-10-19 | 1983-10-19 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195712A JPS6087521A (ja) | 1983-10-19 | 1983-10-19 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6087521A JPS6087521A (ja) | 1985-05-17 |
| JPH0430767B2 true JPH0430767B2 (ja) | 1992-05-22 |
Family
ID=16345718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195712A Granted JPS6087521A (ja) | 1983-10-19 | 1983-10-19 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6087521A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2564300B2 (ja) * | 1987-04-13 | 1996-12-18 | 株式会社日立製作所 | ダイナミツク型フリツプフロツプ |
| JP2619415B2 (ja) * | 1987-09-24 | 1997-06-11 | 株式会社日立製作所 | 半導体論理回路 |
| JP2595272B2 (ja) * | 1987-12-25 | 1997-04-02 | 株式会社日立製作所 | ダイナミック型セット・リセットフリップフロップ |
-
1983
- 1983-10-19 JP JP58195712A patent/JPS6087521A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6087521A (ja) | 1985-05-17 |
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