JPH04307751A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04307751A JPH04307751A JP7137591A JP7137591A JPH04307751A JP H04307751 A JPH04307751 A JP H04307751A JP 7137591 A JP7137591 A JP 7137591A JP 7137591 A JP7137591 A JP 7137591A JP H04307751 A JPH04307751 A JP H04307751A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000012360 testing method Methods 0.000 claims abstract description 24
- 238000007689 inspection Methods 0.000 claims abstract description 4
- 239000000872 buffer Substances 0.000 abstract description 22
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000011990 functional testing Methods 0.000 description 2
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
。
。
【０００２】
【従来の技術】従来の半導体記憶装置の一例を図３に示
す。図３において、本従来例は、入出力端子５８ａ〜５
８ｑ（５８ｏは、サフィックスが混同され易いので削除
、以下、異なる数字符号の場合においても同じ扱いとす
る）に対応して、メモリセルアレイ部１５と、データ入
力バッファ１６ａ〜１６ｑと、データ出力バッファ１７
ａ〜１７ｑとを備えて構成される。
す。図３において、本従来例は、入出力端子５８ａ〜５
８ｑ（５８ｏは、サフィックスが混同され易いので削除
、以下、異なる数字符号の場合においても同じ扱いとす
る）に対応して、メモリセルアレイ部１５と、データ入
力バッファ１６ａ〜１６ｑと、データ出力バッファ１７
ａ〜１７ｑとを備えて構成される。
【０００３】図３において、メモリセルアレイ部１５に
データを書込む場合には、入出力端子５８ａ、５８ｂ、
５８ｃ、………、５８ｑに入力されるデータは、データ
入力バッファ１６ａ、１６ｂ、１６ｃ、………、１６ｑ
に入力されて増幅され、内部入出力バスライン１０３ａ
、１０３ｂ、１０３ｃ、………、１０３ｑに伝達されて
、メモリセルアレイ部１５に書込まれる。
データを書込む場合には、入出力端子５８ａ、５８ｂ、
５８ｃ、………、５８ｑに入力されるデータは、データ
入力バッファ１６ａ、１６ｂ、１６ｃ、………、１６ｑ
に入力されて増幅され、内部入出力バスライン１０３ａ
、１０３ｂ、１０３ｃ、………、１０３ｑに伝達されて
、メモリセルアレイ部１５に書込まれる。
【０００４】また、メモリセルアレイ部１５よりデータ
を読出す場合には、メモリセルアレイ部１５より読出さ
れたデータは、先ず、内部入出力バスライン１０３ａ、
１０３ｂ、１０３ｃ、………、１０３ｑに伝達され、デ
ータ出力バッファ１７ａ、１７ｂ、１７ｃ、………、１
７ｑにおいて増幅されて、入出力端子５８ａ、５８ｂ、
５８ｃ、………、５８ｑを介して出力される。
を読出す場合には、メモリセルアレイ部１５より読出さ
れたデータは、先ず、内部入出力バスライン１０３ａ、
１０３ｂ、１０３ｃ、………、１０３ｑに伝達され、デ
ータ出力バッファ１７ａ、１７ｂ、１７ｃ、………、１
７ｑにおいて増幅されて、入出力端子５８ａ、５８ｂ、
５８ｃ、………、５８ｑを介して出力される。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、その機能検査を行う場合に、例え
ば図３の従来例のように入出力端子が１６個ある場合に
は、この入出力端子と同一の１６個のコンパレータが必
要となり、コンパレータの個数が４個しかないテスタに
より検査を行う場合には、測定を４回繰返して行わなけ
ればならないために、多大の測定時間を必要とし、これ
に伴ない検査費用も増大するという欠点がある。
記憶装置においては、その機能検査を行う場合に、例え
ば図３の従来例のように入出力端子が１６個ある場合に
は、この入出力端子と同一の１６個のコンパレータが必
要となり、コンパレータの個数が４個しかないテスタに
より検査を行う場合には、測定を４回繰返して行わなけ
ればならないために、多大の測定時間を必要とし、これ
に伴ない検査費用も増大するという欠点がある。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルアレイ部およびＮ（正整数）個の入出力
端子と、前記入出力端子に対応して布設されるＮ個の内
部入出力バスラインを有する半導体記憶装置において、
動作モードを、通常の動作モードおよび機能検査用のテ
ストモードの何れかに切替制御するモード切替手段と、
テストモード時に、前記モード切替手段から出力される
モード切替信号を受けて、データ書込み時においては、
１個の入出力端子から入力されるテスト用の書込みデー
タを、ｎ（Ｎより小さい正整数）個の前記内部入出力バ
スラインに配分して、前記メモリセルアレイ部に出力す
るとともに、データ読出し時においては、前記メモリセ
ルアレイ部から読出されるｎ個のテスト用データに対す
る論理処理を行い、当該読出しデータを前記１個の入出
力端子に纏めて出力するように作用するデータ処理手段
と、を備えて構成される。
は、メモリセルアレイ部およびＮ（正整数）個の入出力
端子と、前記入出力端子に対応して布設されるＮ個の内
部入出力バスラインを有する半導体記憶装置において、
動作モードを、通常の動作モードおよび機能検査用のテ
ストモードの何れかに切替制御するモード切替手段と、
テストモード時に、前記モード切替手段から出力される
モード切替信号を受けて、データ書込み時においては、
１個の入出力端子から入力されるテスト用の書込みデー
タを、ｎ（Ｎより小さい正整数）個の前記内部入出力バ
スラインに配分して、前記メモリセルアレイ部に出力す
るとともに、データ読出し時においては、前記メモリセ
ルアレイ部から読出されるｎ個のテスト用データに対す
る論理処理を行い、当該読出しデータを前記１個の入出
力端子に纏めて出力するように作用するデータ処理手段
と、を備えて構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、メモ
リセルアレイ１と、入出力端子５１ａ、５１ｂ、５１ｃ
および５１ｄに対応して、論理回路３、データ入力バッ
ファ４ａ、４ｂ、４ｃおよび４ｄ、およびデータ出力バ
ッファ５ａ、５ｂ、５ｃおよび５ｄを含むブロック２ａ
と、入出力端子５２ａ、５２ｂ、５２ｃおよび５２ｄに
対応するブロック２ｂと、入出力端子５３ａ、５３ｂ、
５３ｃおよび５３ｄに対応するブロック２ｃと、入出力
端子５４ａ、５４ｂ、５４ｃおよび５４ｄに対応するブ
ロック２ｄと、モード切替用端子５５に対応するモード
切替用回路６とを備えて構成される。なお、図１におい
て、ブロック２ｂ、２ｃおよび２ｄの内部構成は、ブロ
ック２ａの内部構成と同一の構成内容であり、これらの
動作説明についてはブロック２ａについて行えば十分で
あるため、その内部構成要素の記載は省略されている。
ク図である。図１に示されるように、本実施例は、メモ
リセルアレイ１と、入出力端子５１ａ、５１ｂ、５１ｃ
および５１ｄに対応して、論理回路３、データ入力バッ
ファ４ａ、４ｂ、４ｃおよび４ｄ、およびデータ出力バ
ッファ５ａ、５ｂ、５ｃおよび５ｄを含むブロック２ａ
と、入出力端子５２ａ、５２ｂ、５２ｃおよび５２ｄに
対応するブロック２ｂと、入出力端子５３ａ、５３ｂ、
５３ｃおよび５３ｄに対応するブロック２ｃと、入出力
端子５４ａ、５４ｂ、５４ｃおよび５４ｄに対応するブ
ロック２ｄと、モード切替用端子５５に対応するモード
切替用回路６とを備えて構成される。なお、図１におい
て、ブロック２ｂ、２ｃおよび２ｄの内部構成は、ブロ
ック２ａの内部構成と同一の構成内容であり、これらの
動作説明についてはブロック２ａについて行えば十分で
あるため、その内部構成要素の記載は省略されている。
【０００９】図１において、本実施例のテストモード時
における動作について、ブロック２ａを対象として説明
する、他のブロック２ｂ、２ｃおよび２ｄの動作につい
ては、このブロック２ａの場合と全く同様であることは
云うまでもない。
における動作について、ブロック２ａを対象として説明
する、他のブロック２ｂ、２ｃおよび２ｄの動作につい
ては、このブロック２ａの場合と全く同様であることは
云うまでもない。
【００１０】先ず、モード切替用端子５５から所定のモ
ード切替信号が入力されると、モード切替用回路６から
はモード切替信号２０１が出力されて、ブロック２ａに
含まれるデータ入力バッファ４ａ、４ｂ、４ｃおよび４
ｄと、データ出力バッファ５ａ、５ｂ、５ｃおよび５ｄ
と、論理回路３に入力されて、ブロック２ａはテストモ
ードに切替えられる。テストモード時において、メモリ
セルアレイ部１にデータを書込む場合には、入出力端子
５１ａより入力されるデータはデータ入力バッファ４ａ
に伝達されるが、その後、他のデータ入力バッファ４ｂ
、４ｃおよび４ｄにも転送され、内部入出力バスライン
１０１ａ、１０１ｂ、１０１ｃおよび１０１ｄには、入
出力端子５１ａより入力されたデータによる同一データ
が伝達されて、メモリセルアレイ部１に書込まれる。
ード切替信号が入力されると、モード切替用回路６から
はモード切替信号２０１が出力されて、ブロック２ａに
含まれるデータ入力バッファ４ａ、４ｂ、４ｃおよび４
ｄと、データ出力バッファ５ａ、５ｂ、５ｃおよび５ｄ
と、論理回路３に入力されて、ブロック２ａはテストモ
ードに切替えられる。テストモード時において、メモリ
セルアレイ部１にデータを書込む場合には、入出力端子
５１ａより入力されるデータはデータ入力バッファ４ａ
に伝達されるが、その後、他のデータ入力バッファ４ｂ
、４ｃおよび４ｄにも転送され、内部入出力バスライン
１０１ａ、１０１ｂ、１０１ｃおよび１０１ｄには、入
出力端子５１ａより入力されたデータによる同一データ
が伝達されて、メモリセルアレイ部１に書込まれる。
【００１１】テストモード時に、メモリセルアレイ部１
からデータを読出す場合には、メモリセルアレイ部１よ
り読出されたデータは、内部入出力バスライン１０１ａ
、１０１ｂ、１０１ｃおよび１０１ｄに伝達されて、論
理回路３において論理処理され、その論理処理結果にお
いて、内部入出力バスライン１０１ａ、１０１ｂ、１０
１ｃおよび１０１ｄにおける論理レベルが全て“１”の
時にはＨｉレベル、また全て“０”の時にはＬｏレベル
、そして全てが“１”または“０”の何れでもない時に
は、Ｈｉ−Ｚの出力がデータ出力バッファ５ａより出力
され、入出力端子５１ａを介して外部に出力される。
からデータを読出す場合には、メモリセルアレイ部１よ
り読出されたデータは、内部入出力バスライン１０１ａ
、１０１ｂ、１０１ｃおよび１０１ｄに伝達されて、論
理回路３において論理処理され、その論理処理結果にお
いて、内部入出力バスライン１０１ａ、１０１ｂ、１０
１ｃおよび１０１ｄにおける論理レベルが全て“１”の
時にはＨｉレベル、また全て“０”の時にはＬｏレベル
、そして全てが“１”または“０”の何れでもない時に
は、Ｈｉ−Ｚの出力がデータ出力バッファ５ａより出力
され、入出力端子５１ａを介して外部に出力される。
【００１２】即ち、入出力端子５１ａを介してデータの
書込み、ならびにデータの読出しの検査を行うだけで、
メモリセルアレイ部１に対応する入出力バスライン１０
１ａ、１０１１ｂ、１０１ｃおよび１０１ｄに対応する
テストが実施される。
書込み、ならびにデータの読出しの検査を行うだけで、
メモリセルアレイ部１に対応する入出力バスライン１０
１ａ、１０１１ｂ、１０１ｃおよび１０１ｄに対応する
テストが実施される。
【００１３】以上のテストモード時における動作は、他
のブロック２ｂ、２ｃおよび２ｄに関しても全く同様に
行われるが、ブロック２ａ、２ｂ、２ｃおよび２ｄを含
む各ブロックに対しては、それぞれ４個の入出力端子５
１ａ、５２ａ、５３ａおよび５４ａに対応する検査を行
うだけで、１６個の入出力端子を有する半導体記憶装置
に対応する検査の実行が完了となる。
のブロック２ｂ、２ｃおよび２ｄに関しても全く同様に
行われるが、ブロック２ａ、２ｂ、２ｃおよび２ｄを含
む各ブロックに対しては、それぞれ４個の入出力端子５
１ａ、５２ａ、５３ａおよび５４ａに対応する検査を行
うだけで、１６個の入出力端子を有する半導体記憶装置
に対応する検査の実行が完了となる。
【００１４】なお、以上の説明においては、入出力端子
の個数が１６個の半導体記憶装置について、コンパレー
タが４個しかないテスタにより測定する場合についての
説明を行ったが、本発明は、このような例における作用
のみに限定されるものではなく、一般に、複数個の入出
力端子を有する半導体記憶装置を、コンパレータの個数
が前記複数の入出力端子よりも少ないテスタを用いて検
査する場合においても、効果的に適用することができる
ことは云うまでもない。
の個数が１６個の半導体記憶装置について、コンパレー
タが４個しかないテスタにより測定する場合についての
説明を行ったが、本発明は、このような例における作用
のみに限定されるものではなく、一般に、複数個の入出
力端子を有する半導体記憶装置を、コンパレータの個数
が前記複数の入出力端子よりも少ないテスタを用いて検
査する場合においても、効果的に適用することができる
ことは云うまでもない。
【００１５】次に、本発明の第２の実施例について説明
する。図２に示されるのは、本実施例を示すブロック図
である。図２に示されるように、本実施例は、メモリセ
ルアレイ７と、入出力端子５６ａ、５６ｂ、５６ｃ、５
６ｄ、５６ｅ、５６ｆ、５６ｇおよび５６ｈに対応して
、論理回路８、９、１０および１１と、データ入力バッ
ファ１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ
、１２ｇおよび１２ｈと、データ出力バッファ１３ａ、
１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇおよ
び１３ｈとを備えて構成される。
する。図２に示されるのは、本実施例を示すブロック図
である。図２に示されるように、本実施例は、メモリセ
ルアレイ７と、入出力端子５６ａ、５６ｂ、５６ｃ、５
６ｄ、５６ｅ、５６ｆ、５６ｇおよび５６ｈに対応して
、論理回路８、９、１０および１１と、データ入力バッ
ファ１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ
、１２ｇおよび１２ｈと、データ出力バッファ１３ａ、
１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇおよ
び１３ｈとを備えて構成される。
【００１６】図２において明らかなように、本実施例の
第１の実施例との相違点は、前述の第１の実施例におい
ては、複数のブロックに区分されていた論理回路、デー
タ入力バッファおよびデータ出力バッファが、そのブロ
ックによる区分より解除されており、且つ、論理回路は
、２個の入出力端子に対して一つ設けられ、データ入力
バッファおよびデータ出力バッファは、それぞれ入出力
端子の個数と同一数設けられていることである。
第１の実施例との相違点は、前述の第１の実施例におい
ては、複数のブロックに区分されていた論理回路、デー
タ入力バッファおよびデータ出力バッファが、そのブロ
ックによる区分より解除されており、且つ、論理回路は
、２個の入出力端子に対して一つ設けられ、データ入力
バッファおよびデータ出力バッファは、それぞれ入出力
端子の個数と同一数設けられていることである。
【００１７】なお、図１におけるブロック２ａの内部構
成要素との対比により明らかなように、本実施例におけ
るメモリセルアレイ部７、論理回路８〜１１、データ入
力バッファ１２ａ〜１２ｈ、データ出力バッファ１３ａ
〜１３ｈ、およびモード切替用回路１４の動作について
は、第１の実施例の場合と略同様であり、テストモード
に切替えることにより、入出力端子５６ａ〜５６ｈに対
応して、論理回路８、９、１０および１１を、それぞれ
共用できる入出力端子については、その内の一方の入出
力端子の使用のみによるテストが可能となるため、例え
ば、この実施例の場合においては、入出力端子５６ａ、
５６ｃ、５６ｅおよび５６ｇの４個の入出力端子を介し
てのテストのみで十分であり、従って、コンパレータを
４個しか持たないテスタにより機能検査を行うことが可
能となる。
成要素との対比により明らかなように、本実施例におけ
るメモリセルアレイ部７、論理回路８〜１１、データ入
力バッファ１２ａ〜１２ｈ、データ出力バッファ１３ａ
〜１３ｈ、およびモード切替用回路１４の動作について
は、第１の実施例の場合と略同様であり、テストモード
に切替えることにより、入出力端子５６ａ〜５６ｈに対
応して、論理回路８、９、１０および１１を、それぞれ
共用できる入出力端子については、その内の一方の入出
力端子の使用のみによるテストが可能となるため、例え
ば、この実施例の場合においては、入出力端子５６ａ、
５６ｃ、５６ｅおよび５６ｇの４個の入出力端子を介し
てのテストのみで十分であり、従って、コンパレータを
４個しか持たないテスタにより機能検査を行うことが可
能となる。
【００１８】
【発明の効果】以上説明したように、本発明は、機能検
査に当り、コンパレータの個数が入出力端子数よりも少
ないテスタにより、少ない測定回数によって検査を行う
ことが可能となり、検査時間を大幅に短縮することがで
きるという効果がある。
査に当り、コンパレータの個数が入出力端子数よりも少
ないテスタにより、少ない測定回数によって検査を行う
ことが可能となり、検査時間を大幅に短縮することがで
きるという効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】本発明の第２の実施例を示すブロック図である
。
。
【図３】従来例を示すブロック図である。
１、７、１５ メモリセルアレイ部２ａ、２ｂ、
２ｃ、２ｄ ブロック３、８、９、１０、１１
論理回路４ａ、４ｂ、４ｃ、４ｄ、１２ａ、１２
ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈ
、１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ、
１６ｇ、１６ｈ、１６ｉ、１６ｊ、１６ｋ、１６ｌ、１
６ｍ、１６ｎ、１６ｐ、１６ｑデータ入力バッファ５ａ
、５ｂ、５ｃ、５ｄ、１３ａ、１３ｂ、１３ｃ、１３ｄ
、１３ｅ、１３ｆ、１３ｇ、１３ｈ、１７ａ、１７ｂ、
１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈ、１
７ｉ、１７ｊ、１７ｋ、１７ｌ、１７ｍ、１７ｎ、１７
ｐ、１７ｑデータ出力バッファ６、１４ モード
切替用回路
２ｃ、２ｄ ブロック３、８、９、１０、１１
論理回路４ａ、４ｂ、４ｃ、４ｄ、１２ａ、１２
ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈ
、１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ、
１６ｇ、１６ｈ、１６ｉ、１６ｊ、１６ｋ、１６ｌ、１
６ｍ、１６ｎ、１６ｐ、１６ｑデータ入力バッファ５ａ
、５ｂ、５ｃ、５ｄ、１３ａ、１３ｂ、１３ｃ、１３ｄ
、１３ｅ、１３ｆ、１３ｇ、１３ｈ、１７ａ、１７ｂ、
１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈ、１
７ｉ、１７ｊ、１７ｋ、１７ｌ、１７ｍ、１７ｎ、１７
ｐ、１７ｑデータ出力バッファ６、１４ モード
切替用回路
Claims (1)
- 【請求項１】 メモリセルアレイ部およびＮ（正整数
）個の入出力端子と、前記入出力端子に対応して布設さ
れるＮ個の内部入出力バスラインを有する半導体記憶装
置において、動作モードを、通常の動作モードおよび機
能検査用のテストモードの何れかに切替制御するモード
切替手段と、テストモード時に、前記モード切替手段か
ら出力されるモード切替信号を受けて、データ書込み時
においては、１個の入出力端子から入力されるテスト用
の書込みデータを、ｎ（Ｎより小さい正整数）個の前記
内部入出力バスラインに配分して、前記メモリセルアレ
イ部に出力するとともに、データ読出し時においては、
前記メモリセルアレイ部から読出されるｎ個のテスト用
データに対する論理処理を行い、当該読出しデータを前
記１個の入出力端子に纏めて出力するように作用するデ
ータ処理手段と、を備えることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7137591A JPH04307751A (ja) | 1991-04-04 | 1991-04-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7137591A JPH04307751A (ja) | 1991-04-04 | 1991-04-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307751A true JPH04307751A (ja) | 1992-10-29 |
Family
ID=13458695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7137591A Pending JPH04307751A (ja) | 1991-04-04 | 1991-04-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0951024A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
| US6301678B1 (en) | 1998-05-06 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Test circuit for reducing test time in semiconductor memory device having multiple data input/output terminals |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205992A (ja) * | 1982-05-25 | 1983-12-01 | Fujitsu Ltd | Ｌｓｉ内蔵メモリの試験方法 |
| JPS6151700A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体記憶装置 |
| JPS63300528A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | ゲ−トアレイ集積回路 |
-
1991
- 1991-04-04 JP JP7137591A patent/JPH04307751A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205992A (ja) * | 1982-05-25 | 1983-12-01 | Fujitsu Ltd | Ｌｓｉ内蔵メモリの試験方法 |
| JPS6151700A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体記憶装置 |
| JPS63300528A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | ゲ−トアレイ集積回路 |
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|---|---|---|---|---|
| JPH0951024A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
| US6301678B1 (en) | 1998-05-06 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Test circuit for reducing test time in semiconductor memory device having multiple data input/output terminals |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980526 |