JPS63300528A - ゲ−トアレイ集積回路 - Google Patents
ゲ−トアレイ集積回路Info
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- JPS63300528A JPS63300528A JP62136908A JP13690887A JPS63300528A JP S63300528 A JPS63300528 A JP S63300528A JP 62136908 A JP62136908 A JP 62136908A JP 13690887 A JP13690887 A JP 13690887A JP S63300528 A JPS63300528 A JP S63300528A
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Links
- 238000000034 method Methods 0.000 claims description 11
- 238000012360 testing method Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000012546 transfer Methods 0.000 claims description 3
- 238000013461 design Methods 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 4
- 239000000872 buffer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はゲートアレイ集積回路に係り、特に、スキャン
パスを備えたゲートアレイ集積回路に関する。
パスを備えたゲートアレイ集積回路に関する。
［従来の技術］
一般に、ゲートアレイ集積回路は予め半導体基板上に基
本セルをアレイ状に形成しておき、後日配線行程で基本
セルの配線を決定し、所定の機能を実現できる論理回路
を構成するものである。
本セルをアレイ状に形成しておき、後日配線行程で基本
セルの配線を決定し、所定の機能を実現できる論理回路
を構成するものである。
第２図は従来のゲートアレイ集積回路の構成を示す平面
図である。第２図において、３１はゲートアレイ集積回
路の形成されているチップであり、このチップ３１の周
辺部には人出力バッファ３２と外部との信号の授受用の
ワイヤが接続されるポンディングパッド３３が設けられ
ている。チップ３１の中央部には基本セル列３４が互い
に間隔をおいて配列されており、これらの基本セル列３
４０周辺部は配線領域３５になっている。
図である。第２図において、３１はゲートアレイ集積回
路の形成されているチップであり、このチップ３１の周
辺部には人出力バッファ３２と外部との信号の授受用の
ワイヤが接続されるポンディングパッド３３が設けられ
ている。チップ３１の中央部には基本セル列３４が互い
に間隔をおいて配列されており、これらの基本セル列３
４０周辺部は配線領域３５になっている。
第２図に示されているゲートアレイ集積回路で所望の機
能を実現するには配線領域３５に基本セル列３４内の論
理ゲート及び論理ゲートと人出力バッファ３２とを接続
する配線を形成する。かかる配線工程の後にテスト工程
を実施し、ゲートアレイ集積回路の機能を確認する必要
がある。このゲートアレイ集積回路の機能試験ではテス
トパターンを作成し、このテストパターンに基づき機能
を試験していたが、ゲートアレイ集積回路の構成ゲート
数が増加してくると（例えば、２０．０００ゲート、即
ち８０．０００トランジスタ）、テストパターンも複雑
化し、テストパターンの作成が困難になってきた。そこ
で、配線工程終了後のゲートアレイ集積回路の機能の試
験をサポートする機能をゲートアレイ集積回路に備える
ことが要求されるようになり、かかる要求を実現したゲ
ートアレイ集積回路に対してスキャンパス法が実施され
ていた。
能を実現するには配線領域３５に基本セル列３４内の論
理ゲート及び論理ゲートと人出力バッファ３２とを接続
する配線を形成する。かかる配線工程の後にテスト工程
を実施し、ゲートアレイ集積回路の機能を確認する必要
がある。このゲートアレイ集積回路の機能試験ではテス
トパターンを作成し、このテストパターンに基づき機能
を試験していたが、ゲートアレイ集積回路の構成ゲート
数が増加してくると（例えば、２０．０００ゲート、即
ち８０．０００トランジスタ）、テストパターンも複雑
化し、テストパターンの作成が困難になってきた。そこ
で、配線工程終了後のゲートアレイ集積回路の機能の試
験をサポートする機能をゲートアレイ集積回路に備える
ことが要求されるようになり、かかる要求を実現したゲ
ートアレイ集積回路に対してスキャンパス法が実施され
ていた。
このスキャンパス法では論理回路中の順序回路をセレク
タを介してシフトレジスタ状に接続してスキャンパスを
形成し、あるモードでは外部端子から順序回路に任意の
データを設定し、更に順序回路のデータを外部端子から
順次出力させてゲートアレイ集積回路のテスト性を向上
させるものである。
タを介してシフトレジスタ状に接続してスキャンパスを
形成し、あるモードでは外部端子から順序回路に任意の
データを設定し、更に順序回路のデータを外部端子から
順次出力させてゲートアレイ集積回路のテスト性を向上
させるものである。
第３図を参照しつつスキャンパス法について詳述する。
第３図において、４１．４２は論理回路中の任意の順序
回路、例えばフリップフロップであり、これらのプリッ
プフロップ４１．４２は２−１セレクタ４３．４４を介
してシフトレジスタ状に接続されている。このシフトレ
ジスタ状に接続されたフリップフロップ４１．４２とセ
レクタ４３．４４とは組合せ回路群４５と信号４６乃至
４８の授受が可能であり、外部から供給される入力信号
４９を外部から供給されるクロック信号５１と外部から
供給されるモード制御信号５２とに従って順次シフトし
つつ内部論理回路の状態設定に資することができ、更に
その状態を出力δＯを介して外部に取り出すことができ
る。換言すれば、上記ブリップフロップ４１．４２′等
の順序回路を疑似的に外部入出力端子として機能させる
ことが上記組合せ回路４５のみを疑似的に内部回路と見
なすことができ、自動テストパターン発生プログラム（
以下、ＡＴＧという）を重線化することができる。
回路、例えばフリップフロップであり、これらのプリッ
プフロップ４１．４２は２−１セレクタ４３．４４を介
してシフトレジスタ状に接続されている。このシフトレ
ジスタ状に接続されたフリップフロップ４１．４２とセ
レクタ４３．４４とは組合せ回路群４５と信号４６乃至
４８の授受が可能であり、外部から供給される入力信号
４９を外部から供給されるクロック信号５１と外部から
供給されるモード制御信号５２とに従って順次シフトし
つつ内部論理回路の状態設定に資することができ、更に
その状態を出力δＯを介して外部に取り出すことができ
る。換言すれば、上記ブリップフロップ４１．４２′等
の順序回路を疑似的に外部入出力端子として機能させる
ことが上記組合せ回路４５のみを疑似的に内部回路と見
なすことができ、自動テストパターン発生プログラム（
以下、ＡＴＧという）を重線化することができる。
［発明が解決しようとする問題点］
しかしながら、上記従来のスキャンパスを形成したゲー
トアレイ集積回路では、スキャンパスを構成する順序回
路等を他の論理回路と同様に扱って自動配置して自動配
線していたので、スキャンパスを採用しないゲートアレ
イ集積回路に比べて回路規模が大きくなるという問題点
がある上、スキャンパス用の配線チャンネルを必要とし
ていたので、基本セルの使用率が低下しゲートの集積度
の向上に障害となるという問題点があった。
トアレイ集積回路では、スキャンパスを構成する順序回
路等を他の論理回路と同様に扱って自動配置して自動配
線していたので、スキャンパスを採用しないゲートアレ
イ集積回路に比べて回路規模が大きくなるという問題点
がある上、スキャンパス用の配線チャンネルを必要とし
ていたので、基本セルの使用率が低下しゲートの集積度
の向上に障害となるという問題点があった。
更に、上述のようにシフトレジスタ動作を実行させるに
はスキャンパス上のフリップフロップに外部からスキャ
ンパス専用のクロックを供給しなければならず、また、
セット、リセットの防止を図らなければならず、回路設
計者は実現すべき機能に直接関連する論理回路とは無関
係なスキャンパスについて各ゲートアレイ集積回路毎に
別途設計しなければならないという問題点があった。
はスキャンパス上のフリップフロップに外部からスキャ
ンパス専用のクロックを供給しなければならず、また、
セット、リセットの防止を図らなければならず、回路設
計者は実現すべき機能に直接関連する論理回路とは無関
係なスキャンパスについて各ゲートアレイ集積回路毎に
別途設計しなければならないという問題点があった。
［問題点を解決するための手段］
本発明は半導体チップ上に複数の基本セル形成領域と、
配線領域とを備え、配線工程で所定の機能を実現する内
部回路を形成可能なゲートアレイ集積回路において、上
記複数の基本セル形成領域の内の予め選択された基本セ
ル形成領域にテストモード時に外部との間のデータの人
出力を制御するスキャンパスの構成回路を形成しておき
、配線工程では上記構成回路に対する配線を接続してス
キャンパスを完成させることを特徴としている。
配線領域とを備え、配線工程で所定の機能を実現する内
部回路を形成可能なゲートアレイ集積回路において、上
記複数の基本セル形成領域の内の予め選択された基本セ
ル形成領域にテストモード時に外部との間のデータの人
出力を制御するスキャンパスの構成回路を形成しておき
、配線工程では上記構成回路に対する配線を接続してス
キャンパスを完成させることを特徴としている。
［実施例コ
以下、本発明の実施例について説明する。
第１Ａ図乃至第１Ｂ図は本発明の一実施例を示す平面図
と回路図である。第１Ａ図において、１はゲートアレイ
集積回路の形成されるチップを示しており、このチップ
１の周辺部には人出力バッファ２と外部入出力端子（図
示せず）にワイヤ（図示せず）を介して接続されるポン
ディングパッド３とが形成されている。チップ１の中央
部には基本セル列４とスキャンパス領域６とが配線領域
５と交互に形成されている。このスキャンパス領域６の
詳細構成を第１Ｂ図を参照して説明する。
と回路図である。第１Ａ図において、１はゲートアレイ
集積回路の形成されるチップを示しており、このチップ
１の周辺部には人出力バッファ２と外部入出力端子（図
示せず）にワイヤ（図示せず）を介して接続されるポン
ディングパッド３とが形成されている。チップ１の中央
部には基本セル列４とスキャンパス領域６とが配線領域
５と交互に形成されている。このスキャンパス領域６の
詳細構成を第１Ｂ図を参照して説明する。
第１Ｂ図において、７．８はフリップフロップであり、
フリップフロップ７．８のＤ端子に接続されたセレクタ
９．１０を介してシフトレジスタ状に接続されている。
フリップフロップ７．８のＤ端子に接続されたセレクタ
９．１０を介してシフトレジスタ状に接続されている。
フリップフロップ７．８のクロック端子Ｃはセレクタ１
１．１２の出力に接続されており、フリップフロップ７
．８０セツト端子Ｓとリセット端子Ｒとはアンドゲート
１３乃至１６の出力にそれぞれ接続されている。１７．
１８はクロック用バッファとモード設定用バッファとを
それぞれ示しており、これらのバッファ１７．１８には
所定の人出力バッファ２を介して外部からクロック信号
１９とモード設定信号２０とが供給される。上記セレク
タ９．１１はモード設定信号２０に応答して基本セル列
から供給される通常入力データ２１または外部から供給
されるデータ、及び通常クロック２５または外部から供
給されるクロック１９をそれぞれフリップフロップ７に
転送する。アンドゲート１３．１５はモード設定信号２
０に応答してセット信号２７及びリセット信号２９をそ
れぞれ有効または無効にする。
１．１２の出力に接続されており、フリップフロップ７
．８０セツト端子Ｓとリセット端子Ｒとはアンドゲート
１３乃至１６の出力にそれぞれ接続されている。１７．
１８はクロック用バッファとモード設定用バッファとを
それぞれ示しており、これらのバッファ１７．１８には
所定の人出力バッファ２を介して外部からクロック信号
１９とモード設定信号２０とが供給される。上記セレク
タ９．１１はモード設定信号２０に応答して基本セル列
から供給される通常入力データ２１または外部から供給
されるデータ、及び通常クロック２５または外部から供
給されるクロック１９をそれぞれフリップフロップ７に
転送する。アンドゲート１３．１５はモード設定信号２
０に応答してセット信号２７及びリセット信号２９をそ
れぞれ有効または無効にする。
これに対して、セレクタ１０．１２はモード設定信号に
応答して前段のフリップフロップの出力データ２３また
は通常入力データ２２、及び外部から供給されるクロッ
ク１９または通常クロック２６をフリップフロップ８に
それぞれ転送する。また、アンドゲート１４．１６はモ
ード設定信号２０に応答してセット信号２８及びリセッ
ト信号３０をそれぞれ有効または無効にする。
応答して前段のフリップフロップの出力データ２３また
は通常入力データ２２、及び外部から供給されるクロッ
ク１９または通常クロック２６をフリップフロップ８に
それぞれ転送する。また、アンドゲート１４．１６はモ
ード設定信号２０に応答してセット信号２８及びリセッ
ト信号３０をそれぞれ有効または無効にする。
次に、本実施例の動作を説明する。まず、モード設定信
号２０を低レベルにすると、セレクタ９．１０は前段の
フリップフコツブから出力されるデータを通過させるの
で、これらのフリップフロップ７．８はシフトレジスタ
を構成する。更に、モード設定信号２０が低レベルに移
行すると、セレクタ１１．１２は外部から供給されるク
ロック信号１９を選択し、アンドゲート１３乃至１６は
モード設定信号２０に応答してセット信号２７．２８及
びリセット信号２９．３０を遮断している。
号２０を低レベルにすると、セレクタ９．１０は前段の
フリップフコツブから出力されるデータを通過させるの
で、これらのフリップフロップ７．８はシフトレジスタ
を構成する。更に、モード設定信号２０が低レベルに移
行すると、セレクタ１１．１２は外部から供給されるク
ロック信号１９を選択し、アンドゲート１３乃至１６は
モード設定信号２０に応答してセット信号２７．２８及
びリセット信号２９．３０を遮断している。
その結果、フリップフロップ７．８で構成されるシフト
レジスタは外部から供給されるクロックに基づきシフト
動作を行う。
レジスタは外部から供給されるクロックに基づきシフト
動作を行う。
これに対して、モード設定信号２０を高レベルに移行さ
せると、各フリップフロップ７．８は切り離されて各々
独立したフリップフロップとして機能する。この通常動
作時にブリップフロップ７．８に供給されるデータ２１
．２２、セット信号２７．２８、リセット信号２９．３
０、クロック２６．２６等は配線領域５の配線チャンネ
ルを使用して自動配線される。従って、回路設計者はス
キャンパス領域６の内部構成を意識することなく信号２
１乃至３０の接続のみを考慮すればよく、スキャンパス
を個別に実現するための設計が不用になる。また、スキ
ャンバス領域６内の構成はゲートアレイ集積回路でいか
なる機能を実現させるかに関係なく同一の配置と配線で
よいので、最適化設計が可能であり、集積度の向上と配
線距離の最短化を図ることができる。更に、最適化設計
により配線領域５の配線チャンネルを使用することなく
回路設計をすることができ、スキャンパスを組み込むた
めに発生するセル使用率の抑制もなくなる。
せると、各フリップフロップ７．８は切り離されて各々
独立したフリップフロップとして機能する。この通常動
作時にブリップフロップ７．８に供給されるデータ２１
．２２、セット信号２７．２８、リセット信号２９．３
０、クロック２６．２６等は配線領域５の配線チャンネ
ルを使用して自動配線される。従って、回路設計者はス
キャンパス領域６の内部構成を意識することなく信号２
１乃至３０の接続のみを考慮すればよく、スキャンパス
を個別に実現するための設計が不用になる。また、スキ
ャンバス領域６内の構成はゲートアレイ集積回路でいか
なる機能を実現させるかに関係なく同一の配置と配線で
よいので、最適化設計が可能であり、集積度の向上と配
線距離の最短化を図ることができる。更に、最適化設計
により配線領域５の配線チャンネルを使用することなく
回路設計をすることができ、スキャンパスを組み込むた
めに発生するセル使用率の抑制もなくなる。
なお、上記スキャンパス領域に実現される回路は上記一
実施例の構成に限定されず、スキャンパスを実現できれ
ばいかなる構成でもよい。
実施例の構成に限定されず、スキャンパスを実現できれ
ばいかなる構成でもよい。
［発明の作用及び効果］
以上説明してきたように、本発明ではゲートアレイ集積
回路内に予めスキャンパスを構成する回路を組み込んで
あり、ゲートアレイ集積回路の機能を決定するときには
スキャンパスの構成を意識することなくその構成回路に
対して配線することができ、スキャンパスを備えたゲー
トアレイ集積回路の設計が容易になるという効果が得ら
れる。
回路内に予めスキャンパスを構成する回路を組み込んで
あり、ゲートアレイ集積回路の機能を決定するときには
スキャンパスの構成を意識することなくその構成回路に
対して配線することができ、スキャンパスを備えたゲー
トアレイ集積回路の設計が容易になるという効果が得ら
れる。
また、スキャンパスの構成が共通なので、配線の最適化
を図ることができ、ゲート集積度の向上とセル使用率の
抑制排除を図ることができる。
を図ることができ、ゲート集積度の向上とセル使用率の
抑制排除を図ることができる。
第１Ａ図は本発明の一実施例の構成を示す平面図、
第１Ｂ図は本発明の一実施例のスキャンパスを示す回路
図、 第２図は従来のゲートアレイ集積回路の構成を示す平面
図、 第３図はスキャンバス法を説明するブロック図である。 ｌ・・φ・・・・チップ、 ２・・・・・・・人出力バッファ、 ４・・・・・・・基本セル列、 ６・・・・・・・配線領域、 ６・・・・・・・スキャンパス領域、 ７．８・・・・・フリップフロップ、 ９乃至１２・・・セレクタ、 １３乃至１６・・アンドゲート、 １９・◆・・・・外部クロック、 ２０・・・・・・モード設定信号、 ２１．２２・・・通常人力データ、 ２３．２４・・・出力データ、 ２５．２６・・・通常クロック、 ２７．２８・・・セット信号（制御信号）、２９．３０
・・・リセット信号（制御信号）。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１Ｂ図 第２図 １
！第３図
図、 第２図は従来のゲートアレイ集積回路の構成を示す平面
図、 第３図はスキャンバス法を説明するブロック図である。 ｌ・・φ・・・・チップ、 ２・・・・・・・人出力バッファ、 ４・・・・・・・基本セル列、 ６・・・・・・・配線領域、 ６・・・・・・・スキャンパス領域、 ７．８・・・・・フリップフロップ、 ９乃至１２・・・セレクタ、 １３乃至１６・・アンドゲート、 １９・◆・・・・外部クロック、 ２０・・・・・・モード設定信号、 ２１．２２・・・通常人力データ、 ２３．２４・・・出力データ、 ２５．２６・・・通常クロック、 ２７．２８・・・セット信号（制御信号）、２９．３０
・・・リセット信号（制御信号）。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１Ｂ図 第２図 １
！第３図
Claims (2)
- （１）半導体チップ上に複数の基本セル形成領域と、配
線領域とを備え、配線工程で所定の機能を実現する内部
回路を形成可能なゲートアレイ集積回路において、 上記複数の基本セル形成領域の内の予め選択された基本
セル形成領域にテストモード時に外部との間のデータの
入出力を制御するスキャンパスの構成回路を形成してお
き、配線工程では上記構成回路に対する配線を接続して
スキャンパスを完成させることを特徴とするゲートアレ
イ集積回路。 - （２）上記スキャンパスは複数のフリップフロップで構
成され上記テストモード時に外部から供給されるデータ
に基づき他の基本セル形成領域に設けられた内部回路の
状態を設定し該内部回路の状態を外部に出力させるシフ
トレジスタと、モード設定信号に応答して上記シフトレ
ジスタを構成するフリップフロップに外部からのデータ
または内部回路からのデータを選択的に供給するセレク
タと、上記モード設定信号に応答して上記シフトレジス
タを構成するフリップフロップに外部から供給されるシ
フトクロックまたは内部回路から供給されるクロックを
選択的に供給するセレクタと、上記モード設定信号に応
答して上記内部回路から上記シフトレジスタを構成する
フリップフロップに供給される制御信号を遮断または通
過させる論理回路とを有する特許請求の範囲第１項記載
のゲートアレイ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136908A JPS63300528A (ja) | 1987-05-29 | 1987-05-29 | ゲ−トアレイ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136908A JPS63300528A (ja) | 1987-05-29 | 1987-05-29 | ゲ−トアレイ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63300528A true JPS63300528A (ja) | 1988-12-07 |
Family
ID=15186382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136908A Pending JPS63300528A (ja) | 1987-05-29 | 1987-05-29 | ゲ−トアレイ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300528A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307751A (ja) * | 1991-04-04 | 1992-10-29 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
| JP2007109720A (ja) * | 2005-10-11 | 2007-04-26 | Nec Electronics Corp | 半導体集積回路の配線構造及び半導体集積回路の配線方法 |
| JP2009540302A (ja) * | 2006-06-09 | 2009-11-19 | ライトスピード ロジック インコーポレイテッド | 透過的なテスト法及びスキャンフリップフロップ |
| US8176458B2 (en) | 2005-07-09 | 2012-05-08 | Otrsotech, Limited Liability Company | Increased effective flip-flop density in a structured ASIC |
| US8332793B2 (en) | 2006-05-18 | 2012-12-11 | Otrsotech, Llc | Methods and systems for placement and routing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344841U (ja) * | 1976-09-21 | 1978-04-17 |
-
1987
- 1987-05-29 JP JP62136908A patent/JPS63300528A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344841U (ja) * | 1976-09-21 | 1978-04-17 |
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| US8122413B2 (en) | 2006-06-09 | 2012-02-21 | Otrsotech, Limited Liability Company | Transparent test method and scan flip-flop |
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