JPH04307765A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04307765A JPH04307765A JP3071579A JP7157991A JPH04307765A JP H04307765 A JPH04307765 A JP H04307765A JP 3071579 A JP3071579 A JP 3071579A JP 7157991 A JP7157991 A JP 7157991A JP H04307765 A JPH04307765 A JP H04307765A
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- electrode
- plate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高密度な半導体記憶装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置は高密度化がすす
み、それに使用されるトランジスタや配線、容量などの
寸法はごく微細なものとなっている。一方、外部から与
える電源や入出力信号の電圧は、あまり低下させないと
いう要求がある。これを満たすため、素子には高電界が
印加されることとなるが、このような状況は素子の寿命
劣化を招く。最近の素子製造技術は、素子内での電界を
できるだけ均一化し、寿命を規定する最大電界を下げる
ことに重点がおかれている。ＤＲＡＭの容量絶縁膜にか
かる最大電圧を下げることも課題の一つである。
み、それに使用されるトランジスタや配線、容量などの
寸法はごく微細なものとなっている。一方、外部から与
える電源や入出力信号の電圧は、あまり低下させないと
いう要求がある。これを満たすため、素子には高電界が
印加されることとなるが、このような状況は素子の寿命
劣化を招く。最近の素子製造技術は、素子内での電界を
できるだけ均一化し、寿命を規定する最大電界を下げる
ことに重点がおかれている。ＤＲＡＭの容量絶縁膜にか
かる最大電圧を下げることも課題の一つである。
【０００３】また小さい平面積で大きな容量を得るため
高い誘電率の膜の開発も進められているが、耐熱性に優
れたものはなく、プレ−ト電極は低温で形成できるもの
を使用せざるを得ない。蓄積電極は耐熱性の良い材料が
求められるので、これらの電極は異なる材料となる。従
来は、このような高い誘電率の膜を用いる必要がなかっ
たので、両電極にＮ型のシリコンもしくはポリシリコン
が使われてきた。このような場合、プレ−トに対して電
源電圧の二分の一の電圧を与えることにより、容量絶縁
膜に加わる最大電圧を最小に抑えられる。
高い誘電率の膜の開発も進められているが、耐熱性に優
れたものはなく、プレ−ト電極は低温で形成できるもの
を使用せざるを得ない。蓄積電極は耐熱性の良い材料が
求められるので、これらの電極は異なる材料となる。従
来は、このような高い誘電率の膜を用いる必要がなかっ
たので、両電極にＮ型のシリコンもしくはポリシリコン
が使われてきた。このような場合、プレ−トに対して電
源電圧の二分の一の電圧を与えることにより、容量絶縁
膜に加わる最大電圧を最小に抑えられる。
【０００４】以下図面を参照しながら、上記した従来の
容量絶縁膜にかかる最大電界の緩和方法の一例について
説明する。
容量絶縁膜にかかる最大電界の緩和方法の一例について
説明する。
【０００５】図６は従来のＤＲＡＭセルで容量絶縁膜に
かかる最大電界を最小にする方法を示すものである。図
６において、１はワ−ド線、２はビット線、３はトラン
スファゲ−ト、４は電荷蓄積電極、５はプレ−ト電極、
６は容量絶縁膜、７はプレ−ト電極６に与える電圧（Ｖ
ＰＬ）を示し、以上で単位セルが構成される。
かかる最大電界を最小にする方法を示すものである。図
６において、１はワ−ド線、２はビット線、３はトラン
スファゲ−ト、４は電荷蓄積電極、５はプレ−ト電極、
６は容量絶縁膜、７はプレ−ト電極６に与える電圧（Ｖ
ＰＬ）を示し、以上で単位セルが構成される。
【０００６】従来、電荷蓄積電極４はＮ型のシリコンあ
るいは、ポリシリコン、プレ−ト電極５はＮ型のポリシ
リコンが用いられ、ＶＰＬは電源電圧の二分の一が与え
られていた。この理由は、セルの書き込みが、０ボルト
と電源電圧（ＶＣＣ）の二値でおこなわれ、電荷蓄積電
極４とプレ−ト電極５のフェルミレベルが同じであるか
ら、プレ−ト電極５の電位を電源電圧の二分の一に保つ
ことにより、容量絶縁膜６にかかる最大電圧を電源電圧
の二分の一に抑えることができるからである。以上は、
絶縁膜の両端に加わる最大電圧が、ＶＰＬとＶＣＣ−Ｖ
ＰＬのうちの大きい方であることを考えると容易にわか
る。
るいは、ポリシリコン、プレ−ト電極５はＮ型のポリシ
リコンが用いられ、ＶＰＬは電源電圧の二分の一が与え
られていた。この理由は、セルの書き込みが、０ボルト
と電源電圧（ＶＣＣ）の二値でおこなわれ、電荷蓄積電
極４とプレ−ト電極５のフェルミレベルが同じであるか
ら、プレ−ト電極５の電位を電源電圧の二分の一に保つ
ことにより、容量絶縁膜６にかかる最大電圧を電源電圧
の二分の一に抑えることができるからである。以上は、
絶縁膜の両端に加わる最大電圧が、ＶＰＬとＶＣＣ−Ｖ
ＰＬのうちの大きい方であることを考えると容易にわか
る。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、フェルミレベルの異なる二つの電極から
なる容量の場合、絶縁膜の両端にかかる電圧は、両電極
に加わっている電位差から両材料のフェルミレベル差分
だけずれ、最大電圧が最小にならないという問題点を有
していた。
うな構成では、フェルミレベルの異なる二つの電極から
なる容量の場合、絶縁膜の両端にかかる電圧は、両電極
に加わっている電位差から両材料のフェルミレベル差分
だけずれ、最大電圧が最小にならないという問題点を有
していた。
【０００８】本発明は上記問題点に鑑み、フェルミレベ
ルの異なる二つの電極からなる容量の場合に、絶縁膜の
両端にかかる最大電圧を最小にする半導体記憶装置を提
供することを目的とする。
ルの異なる二つの電極からなる容量の場合に、絶縁膜の
両端にかかる最大電圧を最小にする半導体記憶装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、プレ−ト電極に与える電圧を、電源電圧の二分の一
より、電荷蓄積電極材料のフェルミレベルからプレ−ト
電極材料のフェルミレベルを差し引いた電圧だけ、高く
するという構成を備えたものである。
は、プレ−ト電極に与える電圧を、電源電圧の二分の一
より、電荷蓄積電極材料のフェルミレベルからプレ−ト
電極材料のフェルミレベルを差し引いた電圧だけ、高く
するという構成を備えたものである。
【００１０】
【作用】本発明の上記した構成によると、電荷蓄積電極
に電源電圧レベル（ＶＣＣ）が書き込まれるとき、両電
極間にはＶＣＣからＶＣＣの半分をひき、さらに電荷蓄
積材料のフェルミレベルからプレ−ト電極材料のフェル
ミレベルを引いた電圧を差し引いた電圧がかかる。この
際、容量絶縁膜には前記電圧にフェルミレベル差の電圧
が加わった電圧、すなわちＶＣＣの二分の一の電圧が加
わる。また、電荷蓄積電極に０ボルトが書き込まれると
き、両電極間にはＶＣＣの半分に電荷蓄積材料のフェル
ミレベルからプレ−ト電極材料のフェルミレベルを引い
た電圧を加えた電圧がかかる。この際、容量絶縁膜には
前記電圧からフェルミレベル差の電圧を差し引いた電圧
、すなわちＶＣＣの二分の一の電圧が加わる。このよう
に、本発明の構成によると、異なる材料の容量電極に対
しても、容量絶縁膜に加わる最大電圧をＶＣＣの二分の
一、すなわち最小に抑えることが可能となる。
に電源電圧レベル（ＶＣＣ）が書き込まれるとき、両電
極間にはＶＣＣからＶＣＣの半分をひき、さらに電荷蓄
積材料のフェルミレベルからプレ−ト電極材料のフェル
ミレベルを引いた電圧を差し引いた電圧がかかる。この
際、容量絶縁膜には前記電圧にフェルミレベル差の電圧
が加わった電圧、すなわちＶＣＣの二分の一の電圧が加
わる。また、電荷蓄積電極に０ボルトが書き込まれると
き、両電極間にはＶＣＣの半分に電荷蓄積材料のフェル
ミレベルからプレ−ト電極材料のフェルミレベルを引い
た電圧を加えた電圧がかかる。この際、容量絶縁膜には
前記電圧からフェルミレベル差の電圧を差し引いた電圧
、すなわちＶＣＣの二分の一の電圧が加わる。このよう
に、本発明の構成によると、異なる材料の容量電極に対
しても、容量絶縁膜に加わる最大電圧をＶＣＣの二分の
一、すなわち最小に抑えることが可能となる。
【００１１】
【実施例】（実施例１）以下本発明の実施例について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１２】図１は本発明の第一の実施例におけるメモ
リセルの構造を示すものであり、いわゆるスタック型と
呼ばれるＤＲＡＭセルのワ−ド線に垂直な断面図である
。
リセルの構造を示すものであり、いわゆるスタック型と
呼ばれるＤＲＡＭセルのワ−ド線に垂直な断面図である
。
【００１３】図１において、シリコン基板１１上に、ワ
−ド線１、ビット線２、Ｓ／Ｄ拡散層１３、トランスフ
ァゲ−ト３、ＬＯＣＯＳ分離膜１２、Ｎ＋ポリシリコン
からなる電荷蓄積電極８、酸化タンタルからなる容量絶
縁膜６、タングステンからなるプレ−ト電極９、および
配線層間絶縁膜１４から構成されたメモリセルである。 プレ−ト電極９は、高温熱処理に弱い酸化タンタルの容
量絶縁膜６を使うため、低温で形成可能なタングステン
を用いざるを得ない。このような構造に対して、プレ−
ト電極９に与える電圧ＶＰＬ１０を、電源電圧ＶＣＣの
二分の一より、電荷蓄積電極材料のフェルミレベルから
プレ−ト電極材料のフェルミレベルを差し引いた電圧だ
け、高くする。
−ド線１、ビット線２、Ｓ／Ｄ拡散層１３、トランスフ
ァゲ−ト３、ＬＯＣＯＳ分離膜１２、Ｎ＋ポリシリコン
からなる電荷蓄積電極８、酸化タンタルからなる容量絶
縁膜６、タングステンからなるプレ−ト電極９、および
配線層間絶縁膜１４から構成されたメモリセルである。 プレ−ト電極９は、高温熱処理に弱い酸化タンタルの容
量絶縁膜６を使うため、低温で形成可能なタングステン
を用いざるを得ない。このような構造に対して、プレ−
ト電極９に与える電圧ＶＰＬ１０を、電源電圧ＶＣＣの
二分の一より、電荷蓄積電極材料のフェルミレベルから
プレ−ト電極材料のフェルミレベルを差し引いた電圧だ
け、高くする。
【００１４】以上のように構成されたメモリセルについ
て、従来の構造と本発明の構造の比較を通して本発明の
効果を説明する。
て、従来の構造と本発明の構造の比較を通して本発明の
効果を説明する。
【００１５】図２は従来の構造、すなわち同一の材料を
二つの電極に用いた場合の電荷蓄積電極４−容量絶縁膜
６−プレ−ト電極５のバンド図を示すものである。プレ
−トに与える電圧（ＶＰＬ）７は電源電圧（ＶＣＣ）の
半分の値に固定され、書き込み電圧１５が０ボルトとＶ
ＣＣにとられる。まず、二つの電極に与えられる電圧が
等しい場合（図２（ｂ））は、電極材料が同じため、容
量絶縁膜６には電圧は加わらない。デ−タが書き込まれ
たときは書き込み電圧１５が０ボルトあるいはＶＣＣに
なるが、容量絶縁膜６にはどちらの場合もＶＣＣの半分
の電圧が加わる（図２（ａ），（ｃ））。このようにし
て、絶縁膜にかかる最大電圧がＶＣＣの半分となり、最
小に抑えられる。
二つの電極に用いた場合の電荷蓄積電極４−容量絶縁膜
６−プレ−ト電極５のバンド図を示すものである。プレ
−トに与える電圧（ＶＰＬ）７は電源電圧（ＶＣＣ）の
半分の値に固定され、書き込み電圧１５が０ボルトとＶ
ＣＣにとられる。まず、二つの電極に与えられる電圧が
等しい場合（図２（ｂ））は、電極材料が同じため、容
量絶縁膜６には電圧は加わらない。デ−タが書き込まれ
たときは書き込み電圧１５が０ボルトあるいはＶＣＣに
なるが、容量絶縁膜６にはどちらの場合もＶＣＣの半分
の電圧が加わる（図２（ａ），（ｃ））。このようにし
て、絶縁膜にかかる最大電圧がＶＣＣの半分となり、最
小に抑えられる。
【００１６】図３は本発明の構造で、すなわち図１の場
合の電荷蓄積電極８−容量絶縁膜６−プレ−ト電極９の
バンド図を示すものである。プレ−トに与える電圧ＶＰ
Ｌ１０はＶＣＣの二分の一より、電荷蓄積電極材料のフ
ェルミレベルからプレ−ト電極材料のフェルミレベルを
差し引いた電圧だけ、高くする。本発明が問題とする二
つの電極材料が異なる場合、このようにＶＰＬを設定し
てはじめて、書き込みが０ボルトの時もＶＣＣの時も絶
縁膜６にはＶＣＣの半分の電圧が加わることとなる。こ
のようにして、絶縁膜にかかる最大電圧がＶＣＣの半分
となり、最小に抑えられる（図３（ａ），（ｂ），（ｃ
））。
合の電荷蓄積電極８−容量絶縁膜６−プレ−ト電極９の
バンド図を示すものである。プレ−トに与える電圧ＶＰ
Ｌ１０はＶＣＣの二分の一より、電荷蓄積電極材料のフ
ェルミレベルからプレ−ト電極材料のフェルミレベルを
差し引いた電圧だけ、高くする。本発明が問題とする二
つの電極材料が異なる場合、このようにＶＰＬを設定し
てはじめて、書き込みが０ボルトの時もＶＣＣの時も絶
縁膜６にはＶＣＣの半分の電圧が加わることとなる。こ
のようにして、絶縁膜にかかる最大電圧がＶＣＣの半分
となり、最小に抑えられる（図３（ａ），（ｂ），（ｃ
））。
【００１７】以上のように本実施例では、電荷蓄積電極
８とプレ−ト電極９が異なる材料からなるＤＲＡＭにお
いて、プレ−ト電極９に与える電圧が、電源電圧の二分
の一より、電荷蓄積電極８材料のフェルミレベルからプ
レ−ト電極９材料のフェルミレベルを差し引いた電圧だ
け、高くすることにより、容量絶縁膜６の両端にかかる
最大電圧を最小にすることができる。
８とプレ−ト電極９が異なる材料からなるＤＲＡＭにお
いて、プレ−ト電極９に与える電圧が、電源電圧の二分
の一より、電荷蓄積電極８材料のフェルミレベルからプ
レ−ト電極９材料のフェルミレベルを差し引いた電圧だ
け、高くすることにより、容量絶縁膜６の両端にかかる
最大電圧を最小にすることができる。
【００１８】なお、本実施例ではＮ＋ポリシリコンから
なる電荷蓄積電極８、タングステンからなるプレ−ト電
極９を用いたが、Ｎ型不純物が拡散されたシリコンある
いはポリシリコンでできた電荷蓄積電極、Ｐ型不純物が
拡散されたポリシリコンでできたプレ−ト電極を用いて
、このプレ−ト電極に対して、電源電圧の二分の一より
約１．１Ｖだけ高い電圧を与えても良い。さらに、Ｐ型
不純物が拡散されたシリコンあるいはポリシリコンでで
きた電荷蓄積電極と、Ｎ型不純物が拡散されたポリシリ
コンでできたプレ−ト電極を用いて、このプレ−ト電極
に対して、電源電圧の二分の一より約１．１Ｖだけ低い
電圧を与えても良い。
なる電荷蓄積電極８、タングステンからなるプレ−ト電
極９を用いたが、Ｎ型不純物が拡散されたシリコンある
いはポリシリコンでできた電荷蓄積電極、Ｐ型不純物が
拡散されたポリシリコンでできたプレ−ト電極を用いて
、このプレ−ト電極に対して、電源電圧の二分の一より
約１．１Ｖだけ高い電圧を与えても良い。さらに、Ｐ型
不純物が拡散されたシリコンあるいはポリシリコンでで
きた電荷蓄積電極と、Ｎ型不純物が拡散されたポリシリ
コンでできたプレ−ト電極を用いて、このプレ−ト電極
に対して、電源電圧の二分の一より約１．１Ｖだけ低い
電圧を与えても良い。
【００１９】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００２０】図４は本発明の第２の実施例、すなわち強
誘電体メモリ−のセルの構造でワ−ド線に垂直な断面図
である。すなわち強誘電体メモリ−のセルは、ワ−ド線
１、ビット線２、拡散層１７、拡散層からなる書き込み
電極２３、強誘電体膜１９、プレ−ト電極２０、ＬＯＣ
ＯＳ分離膜２２および層間絶縁膜２１からなる。強誘電
体は高温熱処理で分極を失うため、形成後は高温を避け
る必要がある。故にプレ−ト電極２１は低温で形成せね
ばならず、アルミ、タングステンなどが用いられ、書き
込み電極２３とは材料が異なることとなる。
誘電体メモリ−のセルの構造でワ−ド線に垂直な断面図
である。すなわち強誘電体メモリ−のセルは、ワ−ド線
１、ビット線２、拡散層１７、拡散層からなる書き込み
電極２３、強誘電体膜１９、プレ−ト電極２０、ＬＯＣ
ＯＳ分離膜２２および層間絶縁膜２１からなる。強誘電
体は高温熱処理で分極を失うため、形成後は高温を避け
る必要がある。故にプレ−ト電極２１は低温で形成せね
ばならず、アルミ、タングステンなどが用いられ、書き
込み電極２３とは材料が異なることとなる。
【００２１】図５は図４を回路図で表したもので、これ
を用いて動作を説明する。図６に示すＤＲＡＭセルと回
路上は同一となる。異なるのは書き込み電極２３、プレ
−ト電極２０からなる容量の絶縁膜が強誘電体１９にな
っていることと、プレ−ト電極２０に高レベル書き込み
電圧から低レベル書き込み電圧を引いた値の二分の一と
、書き込み電極２３材料のフェルミレベルからプレ−ト
電極２０材料のフェルミレベルを差し引いた電圧を足し
た電圧だけ、低レベル書き込み電圧より高い電圧を与え
ることである。
を用いて動作を説明する。図６に示すＤＲＡＭセルと回
路上は同一となる。異なるのは書き込み電極２３、プレ
−ト電極２０からなる容量の絶縁膜が強誘電体１９にな
っていることと、プレ−ト電極２０に高レベル書き込み
電圧から低レベル書き込み電圧を引いた値の二分の一と
、書き込み電極２３材料のフェルミレベルからプレ−ト
電極２０材料のフェルミレベルを差し引いた電圧を足し
た電圧だけ、低レベル書き込み電圧より高い電圧を与え
ることである。
【００２２】その動作は、ビット線２にデ−タレベルを
与え、ワ−ド線１がトランスファゲ−ト３を開き、デ−
タレベルが書き込み電極２３に加わる。この際発生した
強誘電体に加わる電界で強誘電体の分極が変わり、この
分極状態を記憶状態としてとどめる、というものである
。一般的に強誘電体の分極特性は、書き込み電極２３か
らプレ−ト電極２０に向かう方向、その反対方向、の両
方向に対してほぼ対称に近い。ゆえに、ある分極状態を
反転させる電界の強さ（絶対値）の最小値はもとの分極
方向によらず同じとして良い。
与え、ワ−ド線１がトランスファゲ−ト３を開き、デ−
タレベルが書き込み電極２３に加わる。この際発生した
強誘電体に加わる電界で強誘電体の分極が変わり、この
分極状態を記憶状態としてとどめる、というものである
。一般的に強誘電体の分極特性は、書き込み電極２３か
らプレ−ト電極２０に向かう方向、その反対方向、の両
方向に対してほぼ対称に近い。ゆえに、ある分極状態を
反転させる電界の強さ（絶対値）の最小値はもとの分極
方向によらず同じとして良い。
【００２３】以上のように本実施例では、プレ−ト電圧
２０に、高レベル書き込み電圧から低レベル書き込み電
圧を引いた値の二分の一と、書き込み電極２３材料のフ
ェルミレベルからプレ−ト電極２０材料のフェルミレベ
ルを差し引いた電圧を足した電圧だけ、低レベル書き込
み電圧より高い電圧を与えると、強誘電体１９に正負等
しい電界がかかるようになり、もっとも効率の良い書き
込みが達成できる。
２０に、高レベル書き込み電圧から低レベル書き込み電
圧を引いた値の二分の一と、書き込み電極２３材料のフ
ェルミレベルからプレ−ト電極２０材料のフェルミレベ
ルを差し引いた電圧を足した電圧だけ、低レベル書き込
み電圧より高い電圧を与えると、強誘電体１９に正負等
しい電界がかかるようになり、もっとも効率の良い書き
込みが達成できる。
【００２４】
【発明の効果】以上のように本発明は、電荷蓄積電極と
プレ−ト電極が異なる材料からなるＤＲＡＭにおいて、
プレ−ト電極に与える電圧が、電源電圧の二分の一より
、電荷蓄積電極材料のフェルミレベルからプレ−ト電極
材料のフェルミレベルを差し引いた電圧だけ、高くする
ことにより、容量絶縁膜の両端にかかる最大電圧を最小
にすることができ長期信頼性を確保できる。
プレ−ト電極が異なる材料からなるＤＲＡＭにおいて、
プレ−ト電極に与える電圧が、電源電圧の二分の一より
、電荷蓄積電極材料のフェルミレベルからプレ−ト電極
材料のフェルミレベルを差し引いた電圧だけ、高くする
ことにより、容量絶縁膜の両端にかかる最大電圧を最小
にすることができ長期信頼性を確保できる。
【図１】本発明の第１の実施例におけるＤＲＡＭのワ−
ド線に垂直な断面図である。
ド線に垂直な断面図である。
【図２】従来の方法における容量構造のバンド図である
。
。
【図３】本発明の第１の実施例における容量構造のバン
ド図である。
ド図である。
【図４】本発明の第２の実施例を説明する強誘電体メモ
リ−のワ−ド線に垂直な断面図である。
リ−のワ−ド線に垂直な断面図である。
【図５】本発明の第２の実施例における強誘電体メモリ
−セルの回路図である。
−セルの回路図である。
【図６】従来の方法の動作説明のためのＤＲＡＭセルの
回路図である。
回路図である。
１ ビット線
２ ワ−ド線
３ トランスファゲ−ト
６ 容量電極
７ プレ−ト電極に与える電圧（ＶＰＬ）８ 電荷
蓄積電極（Ｐ＋ポリシリコン）９ プレ−ト電極（Ｎ
＋ポリシリコン）１０ ＶＰＬ １５ 書き込み電圧 １９ 強誘電体 ２３ 書き込み電極
蓄積電極（Ｐ＋ポリシリコン）９ プレ−ト電極（Ｎ
＋ポリシリコン）１０ ＶＰＬ １５ 書き込み電圧 １９ 強誘電体 ２３ 書き込み電極
Claims (4)
- 【請求項１】一つのトランジスタと一つの容量で単位記
憶セルをなし、その容量が、電荷蓄積電極と、プレ−ト
電極と、それらに挟まれた絶縁膜とから構成され、この
電荷蓄積電極とプレ−ト電極が異なる材料からなるＤＲ
ＡＭであって、前記プレ−ト電極に与える電圧が、電源
電圧の二分の一より、電荷蓄積電極材料のフェルミレベ
ルからプレ−ト電極材料のフェルミレベルを差し引いた
電圧だけ高いことを特徴とする半導体記憶装置。 - 【請求項２】一つのトランジスタと一つの容量で単位記
憶セルをなし、その容量が、書き込み電極と、プレ−ト
電極と、それらに挟まれた強誘電体膜とから構成され、
この書き込み電極とプレ−ト電極が異なる材料からなる
強誘電体メモリ−であって、プレ−ト電極に与える電圧
が、高レベル書き込み電圧から低レベル書き込み電圧を
引いた値の二分の一と、書き込み電極材料のフェルミレ
ベルからプレ−ト電極材料のフェルミレベルを差し引い
た電圧を足した電圧だけ低レベル書き込み電圧より高い
ことを特徴とする半導体記憶装置。 - 【請求項３】一つのトランジスタと一つの容量で単位記
憶セルをなすＤＲＡＭであって、その容量が、Ｎ型不純
物が拡散されたシリコンあるいはポリシリコンでできた
電荷蓄積電極と、Ｐ型不純物が拡散されたポリシリコン
でできた対向電極と、それらに挟まれた絶縁膜とから構
成され、この対向電極に対して、電源電圧の二分の一よ
り約１．１Ｖだけ高い電圧が与えられることを特徴とす
る半導体記憶装置。 - 【請求項４】一つのトランジスタと一つの容量で単位記
憶セルをなすＤＲＡＭであって、その容量が、Ｐ型不純
物が拡散されたシリコンあるいはポリシリコンでできた
電荷蓄積電極と、Ｎ型不純物が拡散されたポリシリコン
でできた対向電極と、それらに挟まれた絶縁膜とから構
成され、この対向電極に対して、電源電圧の二分の一よ
り約１．１Ｖだけ低い電圧が与えられることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071579A JPH04307765A (ja) | 1991-04-04 | 1991-04-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071579A JPH04307765A (ja) | 1991-04-04 | 1991-04-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307765A true JPH04307765A (ja) | 1992-10-29 |
Family
ID=13464750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071579A Pending JPH04307765A (ja) | 1991-04-04 | 1991-04-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307765A (ja) |
-
1991
- 1991-04-04 JP JP3071579A patent/JPH04307765A/ja active Pending
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