JPS583270A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS583270A JPS583270A JP56101558A JP10155881A JPS583270A JP S583270 A JPS583270 A JP S583270A JP 56101558 A JP56101558 A JP 56101558A JP 10155881 A JP10155881 A JP 10155881A JP S583270 A JPS583270 A JP S583270A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- capacitor
- insulating film
- surface layer
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、１トランジスタ／ｌキヤパシタのメモリセ
ル構造をもつ半導体記憶装置に関する０ 従来のこの種の記憶装置（ダイナミックＲＡＭ）のメモ
リセルの基本構造おＬび等価回路はそれぞれ籐１図お１
び第２図に示すとおりであるＯｐｇｓｔ 基板１にｎ＋
１ｌｌＯソース領域２お１びドレイン領域３を設け、こ
れら両領域間の基板上にゲート絶縁膜４を介して例えば
多結晶シリコンからなるゲート電極ｌ會設けてスイッチ
ング用ＭＯ８）ランジスタｑが構成されているＯ１九ソ
ース領斌２偶の基板表面にゲート絶縁膜６ｔ−介して例
えば多結晶シリコンからなるゲート電極ｒｔ設けて、記
憶キャパシタとしてのＭＯＳキャパＶりＣが構成されて
いる０ドレイン領域３は第１図の紙面に直交する方向に
複数個のメ篭りセルについて連続的に形成されて、これ
がビット線ＢＬとなる口ま７２Ｍ０Ｂ）ランジスタＱの
ゲート電極５にコンタタトするムを配線８はビット線Ｉ
Ｌとは直交する方向の複数個のメモリセルについて連続
的に形成されて、これがワード線ＷＬとなる０ この工うなダイナミックＲＡＭにおいて、記憶ビット数
が大きくなるとビット線ＢＬの容量が大きくなるので、
十分な読出し信号出力【得る次めにはＭＯ８キャパシタ
Ｃの容量もそれに伴って大きくしなければならない。通
常、ビット線ＢＬの容量Ｃ１に対しＭＯ８キャパシタＣ
Ｃ― の容量Ｃｍ は 々ＩＩ ＞ １／１０に設計しなけれ
ばならないと言われている。この几め、高集積化と高速
化を同時に図る場合、ＭＯ８キャパシタＣの面積が小さ
くなるのでその容量を確保するためには例えばＭＯＳキ
ャパシタＣのゲート絶縁１１６ｔできる限り薄くしなけ
ｔばならない０しかしながらこのゲート絶縁ｉ６を余り
薄くすると信頼性に大きな影響を及ぼす。そこでゲート
絶縁膜を薄くすることなく Ｍ Ｏ，Ｓキャパシタの容
量音大きくする工夫がいくつか提案されている。例えば
、スタックド・キャパシタ・セル（１Ｇ７８ ＩＥＤ
Ｍ Ｔ＠ｅｈｔｉｅａｌ Ｄｉｇｓｓｔ 。
ル構造をもつ半導体記憶装置に関する０ 従来のこの種の記憶装置（ダイナミックＲＡＭ）のメモ
リセルの基本構造おＬび等価回路はそれぞれ籐１図お１
び第２図に示すとおりであるＯｐｇｓｔ 基板１にｎ＋
１ｌｌＯソース領域２お１びドレイン領域３を設け、こ
れら両領域間の基板上にゲート絶縁膜４を介して例えば
多結晶シリコンからなるゲート電極ｌ會設けてスイッチ
ング用ＭＯ８）ランジスタｑが構成されているＯ１九ソ
ース領斌２偶の基板表面にゲート絶縁膜６ｔ−介して例
えば多結晶シリコンからなるゲート電極ｒｔ設けて、記
憶キャパシタとしてのＭＯＳキャパＶりＣが構成されて
いる０ドレイン領域３は第１図の紙面に直交する方向に
複数個のメ篭りセルについて連続的に形成されて、これ
がビット線ＢＬとなる口ま７２Ｍ０Ｂ）ランジスタＱの
ゲート電極５にコンタタトするムを配線８はビット線Ｉ
Ｌとは直交する方向の複数個のメモリセルについて連続
的に形成されて、これがワード線ＷＬとなる０ この工うなダイナミックＲＡＭにおいて、記憶ビット数
が大きくなるとビット線ＢＬの容量が大きくなるので、
十分な読出し信号出力【得る次めにはＭＯ８キャパシタ
Ｃの容量もそれに伴って大きくしなければならない。通
常、ビット線ＢＬの容量Ｃ１に対しＭＯ８キャパシタＣ
Ｃ― の容量Ｃｍ は 々ＩＩ ＞ １／１０に設計しなけれ
ばならないと言われている。この几め、高集積化と高速
化を同時に図る場合、ＭＯ８キャパシタＣの面積が小さ
くなるのでその容量を確保するためには例えばＭＯＳキ
ャパシタＣのゲート絶縁１１６ｔできる限り薄くしなけ
ｔばならない０しかしながらこのゲート絶縁ｉ６を余り
薄くすると信頼性に大きな影響を及ぼす。そこでゲート
絶縁膜を薄くすることなく Ｍ Ｏ，Ｓキャパシタの容
量音大きくする工夫がいくつか提案されている。例えば
、スタックド・キャパシタ・セル（１Ｇ７８ ＩＥＤ
Ｍ Ｔ＠ｅｈｔｉｅａｌ Ｄｉｇｓｓｔ 。
ＰＰ−３４８−３５１，Ｄ＠ｃ、１９７８） 、三層ポ
リシリコン・セル（１８８ＣＣ７９，ｐｐ、１４６−１
４７゜Ｆ＠ｂ、１５．１９７９）、）Ｉ量−Ｃセル（ｌ
ＥＥＥＴ−ＫＤ、Ｅ−２５Ｎｏ、１．ｐｐ、 ３３ ４
１． Ｊａｎ。
リシリコン・セル（１８８ＣＣ７９，ｐｐ、１４６−１
４７゜Ｆ＠ｂ、１５．１９７９）、）Ｉ量−Ｃセル（ｌ
ＥＥＥＴ−ＫＤ、Ｅ−２５Ｎｏ、１．ｐｐ、 ３３ ４
１． Ｊａｎ。
１９７８）、ベーリツド・ソース・ＶＭＯ８セル（ＩＥ
ＥＷ Ｔ−ＥＤ、ＥＤ−２５，Ｎｏ、１０゜１１Ｐ−
１２０４−１２１３，０・ｔ、１９７ｇ）などである０
ところがこれらのメモリセルも、構造が複雑になり、ｔ
た表面の凹凸が大きくなるため歩留りや信頼性が悪いな
ど問題が多い。これらのうちＨｔ−Ｃセルは、第３図に
示す工うに、第１図の構造に対してＭＯ８キャパシタ部
分の基板表面にｎ型表面層９【設けてｐｍ接合容量をも
利用するＬうにし次もので、構造的にはそれ程複雑では
ない。しかし、ｔｓ１図のものに比べて容量の増加はせ
いぜいｓｏ％１ｉｊｉｊであり、余り大きな効果は期待
できない０ この発明は上記の点に鑑み、構造を複雑にすることなく
、また信頼性や歩留り全低下させることなく小さいメモ
リセル面積で記憶キャパシタの容量を十分大きくして高
集積化、高速化を可能とした半導体記憶装置を提供する
ものである０ この発明は、第３図に示し［Ｈｌ−ＣセルのＭＯ８キャ
パシタ、即ち第１導電渥半導体基板にスイッチング用Ｍ
Ｏ８）”Ｊンジスタのソース領域と連続して館２導電蓋
の表面層を設けその上に絶縁ａｔ介して電極を設けてな
るＭＯ８キャパシタを基本とし、かつ前記表面層と基板
との間に絶縁ＩＩＩ管場設することに↓す、ｐｎ 接
合容量に代ってこの埋設絶縁膜の容量を付加してメモリ
セルの面積を大きくすることなく記憶キャパＶりの容量
増大管図ったことを特徴とするＯこの発明の一実施例の
メモリセル構造を第４図に示す０第３図と対応する部分
には第３図と同一符号を付して詳細な説明全書くｏこの
実施例では、ＭＯ８キャバンタの一方の電極となるｍＩ
！表面層９と基板１との間に薄い絶縁膜１０を箇設して
いる０この埋設絶縁膜１＃は、例えば酸素のイオン注入
と熱処理に形成されるシリコン酸化膜、あるいは窒素の
イオン注入と熱処理により形成されるシリコン窒化膜な
どである０この実施例によれば、埋設絶縁膜１００膜厚
おＬび誘電率を選ぶことにＬす、ｎ型表面層９と基板１
との間の容量を第３図でのｐｎ 接合容量に比べて十分
大台〈すゐことができ、全体として記憶キャパνりの容
量を非常に大きいものとすることができるｏしかも基板
上に多層にポリＶリコンを重ねたて、基板にＶ字状の加
工を施す他の従来例に比べ、基板上の構造は簡単で凹凸
も大きくなることはなく、従って信頼性や歩留りは高い
ものとなゐ０即ちこの実施例にＬれば、表面の凹凸が少
なく構造が簡単で、しかも大きなメモリセル面積を要せ
ず記憶キャノ（νりの容量増大が可能となり、ダイナン
ツクＲＡＭの高集積化、高速化が図られるＯ 第５図は別の実施例の構造【示すもので、第４図と異な
る点は、１１ｍ１表面層９の下にソース領域２を介して
こｎと連続するｎＷ１置込み層１１を設け、表面層りお
工び瀧込み層１１と基板１との間のｐｍ接合部分に２重
に環設絶縁膜Ｚ’ｌｓＪ’ｌ七設けたことであるＯこの
構造も複数回のイオン注入工程を部会せることにぶり容
易に実現できるＯそしてこの実施例に工れば、先の実施
例に比べて更に記憶キャノ（シタＯ容量を大きいものと
することができる。
ＥＷ Ｔ−ＥＤ、ＥＤ−２５，Ｎｏ、１０゜１１Ｐ−
１２０４−１２１３，０・ｔ、１９７ｇ）などである０
ところがこれらのメモリセルも、構造が複雑になり、ｔ
た表面の凹凸が大きくなるため歩留りや信頼性が悪いな
ど問題が多い。これらのうちＨｔ−Ｃセルは、第３図に
示す工うに、第１図の構造に対してＭＯ８キャパシタ部
分の基板表面にｎ型表面層９【設けてｐｍ接合容量をも
利用するＬうにし次もので、構造的にはそれ程複雑では
ない。しかし、ｔｓ１図のものに比べて容量の増加はせ
いぜいｓｏ％１ｉｊｉｊであり、余り大きな効果は期待
できない０ この発明は上記の点に鑑み、構造を複雑にすることなく
、また信頼性や歩留り全低下させることなく小さいメモ
リセル面積で記憶キャパシタの容量を十分大きくして高
集積化、高速化を可能とした半導体記憶装置を提供する
ものである０ この発明は、第３図に示し［Ｈｌ−ＣセルのＭＯ８キャ
パシタ、即ち第１導電渥半導体基板にスイッチング用Ｍ
Ｏ８）”Ｊンジスタのソース領域と連続して館２導電蓋
の表面層を設けその上に絶縁ａｔ介して電極を設けてな
るＭＯ８キャパシタを基本とし、かつ前記表面層と基板
との間に絶縁ＩＩＩ管場設することに↓す、ｐｎ 接
合容量に代ってこの埋設絶縁膜の容量を付加してメモリ
セルの面積を大きくすることなく記憶キャパＶりの容量
増大管図ったことを特徴とするＯこの発明の一実施例の
メモリセル構造を第４図に示す０第３図と対応する部分
には第３図と同一符号を付して詳細な説明全書くｏこの
実施例では、ＭＯ８キャバンタの一方の電極となるｍＩ
！表面層９と基板１との間に薄い絶縁膜１０を箇設して
いる０この埋設絶縁膜１＃は、例えば酸素のイオン注入
と熱処理に形成されるシリコン酸化膜、あるいは窒素の
イオン注入と熱処理により形成されるシリコン窒化膜な
どである０この実施例によれば、埋設絶縁膜１００膜厚
おＬび誘電率を選ぶことにＬす、ｎ型表面層９と基板１
との間の容量を第３図でのｐｎ 接合容量に比べて十分
大台〈すゐことができ、全体として記憶キャパνりの容
量を非常に大きいものとすることができるｏしかも基板
上に多層にポリＶリコンを重ねたて、基板にＶ字状の加
工を施す他の従来例に比べ、基板上の構造は簡単で凹凸
も大きくなることはなく、従って信頼性や歩留りは高い
ものとなゐ０即ちこの実施例にＬれば、表面の凹凸が少
なく構造が簡単で、しかも大きなメモリセル面積を要せ
ず記憶キャノ（νりの容量増大が可能となり、ダイナン
ツクＲＡＭの高集積化、高速化が図られるＯ 第５図は別の実施例の構造【示すもので、第４図と異な
る点は、１１ｍ１表面層９の下にソース領域２を介して
こｎと連続するｎＷ１置込み層１１を設け、表面層りお
工び瀧込み層１１と基板１との間のｐｍ接合部分に２重
に環設絶縁膜Ｚ’ｌｓＪ’ｌ七設けたことであるＯこの
構造も複数回のイオン注入工程を部会せることにぶり容
易に実現できるＯそしてこの実施例に工れば、先の実施
例に比べて更に記憶キャノ（シタＯ容量を大きいものと
することができる。
この発明は上記各実施例に限られるものではなく、種々
変形実施することが可能である。
変形実施することが可能である。
以上述べたようにこの発明によれば、メモリセルの面積
管大きくすることなく、また構造を複線にすることなく
、絶縁膜の埋設にＬり記憶キャパシタの容量増大を図り
、ダイナミックＲＡＭの高集積化、高速化を図ることが
できる。
管大きくすることなく、また構造を複線にすることなく
、絶縁膜の埋設にＬり記憶キャパシタの容量増大を図り
、ダイナミックＲＡＭの高集積化、高速化を図ることが
できる。
第１図はＭＯ８ダイナンツクＲＡＭのメモリセルの基本
的構造を示す図、第２図はそのメモリセルの等価回路図
、第３図は記憶キャパシタの容量増大を図った従来例の
メモリセル構造を示す図、第４図はこの発明の一実施例
のメモリセルの構造１示す図、第５図は他の実施例のメ
モリセルの構造１示す図である。 １・・・ｐｍ！８１ 基板、２・・・ｎ＋型ンソー領
域、１・°・ｎ＋型ドレイン領域、４．６・・・ゲート
絶縁膜、５．１・・・ゲート電極、８・・・Ａｔ配線、
９・・・ｍ１１１表面層、１０．１０ｐｍｌＯ＊”’埋
設絶縁出願人代理人 弁理士 鈴 江 武 門弟１図 第３図
的構造を示す図、第２図はそのメモリセルの等価回路図
、第３図は記憶キャパシタの容量増大を図った従来例の
メモリセル構造を示す図、第４図はこの発明の一実施例
のメモリセルの構造１示す図、第５図は他の実施例のメ
モリセルの構造１示す図である。 １・・・ｐｍ！８１ 基板、２・・・ｎ＋型ンソー領
域、１・°・ｎ＋型ドレイン領域、４．６・・・ゲート
絶縁膜、５．１・・・ゲート電極、８・・・Ａｔ配線、
９・・・ｍ１１１表面層、１０．１０ｐｍｌＯ＊”’埋
設絶縁出願人代理人 弁理士 鈴 江 武 門弟１図 第３図
Claims (1)
- 第１導電瀝半導体基板に１個のスイッチング用Ｍｏ１）
ランジスタとそのソースに接続され危１個の記憶キャバ
νりとからなるメモリセルを集積形成してがる半導体記
憶装置において、前記記憶キャパＶりは、前記基板に前
記ＭＯ８トランジスタのソース領域と□連続して第２導
電蓋の表面層を設けその上に絶縁膜を介して電極管設け
てなるＭ０８キャパνりを基本とし、か′ つ前記表面
層と基板との間に絶縁膜を堀設してなることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101558A JPS583270A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101558A JPS583270A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583270A true JPS583270A (ja) | 1983-01-10 |
Family
ID=14303743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101558A Pending JPS583270A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583270A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036020A (en) * | 1990-08-31 | 1991-07-30 | Texas Instrument Incorporated | Method of fabricating microelectronic device incorporating capacitor having lowered topographical profile |
| EP0463817A3 (en) * | 1990-06-22 | 1992-03-11 | Oki Electric Industry Co., Ltd. | Gain cell structure for dram and fabrication process thereof |
| WO2002065507A3 (en) * | 2001-02-09 | 2003-05-22 | Micron Technology Inc | Dynamic memory based on single electron storage |
-
1981
- 1981-06-30 JP JP56101558A patent/JPS583270A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0463817A3 (en) * | 1990-06-22 | 1992-03-11 | Oki Electric Industry Co., Ltd. | Gain cell structure for dram and fabrication process thereof |
| US5036020A (en) * | 1990-08-31 | 1991-07-30 | Texas Instrument Incorporated | Method of fabricating microelectronic device incorporating capacitor having lowered topographical profile |
| WO2002065507A3 (en) * | 2001-02-09 | 2003-05-22 | Micron Technology Inc | Dynamic memory based on single electron storage |
| US6683337B2 (en) | 2001-02-09 | 2004-01-27 | Micron Technology, Inc. | Dynamic memory based on single electron storage |
| US6730567B2 (en) | 2001-02-09 | 2004-05-04 | Micron Technology, Inc. | Dynamic memory based on single electron storage |
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