JPH04307B2 - - Google Patents
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- JPH04307B2 JPH04307B2 JP61016697A JP1669786A JPH04307B2 JP H04307 B2 JPH04307 B2 JP H04307B2 JP 61016697 A JP61016697 A JP 61016697A JP 1669786 A JP1669786 A JP 1669786A JP H04307 B2 JPH04307 B2 JP H04307B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/141—Discrete Fourier transforms
- G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
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- Mathematical Physics (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速フーリエ変換やデイジタルフイル
タ等のデイジタル信号処理をソフトウエアで実現
する実時間信号処理プロセツサに関する。
タ等のデイジタル信号処理をソフトウエアで実現
する実時間信号処理プロセツサに関する。
実時間デイジタル信号処理の利点はアナログ技
術では実現できない様な高精度もしくは高安定性
の保障されたフイルタや変復調装置が実現できる
こと、さらに、アナログ信号処理では考えられな
かつた時変適応フイルタ等が容易に実現できるこ
となどが挙げられる。さらに詳しいデイジタル信
号処理の利点等については電子通信学会誌1982年
12月号の1280頁より1284頁に記載されている。
術では実現できない様な高精度もしくは高安定性
の保障されたフイルタや変復調装置が実現できる
こと、さらに、アナログ信号処理では考えられな
かつた時変適応フイルタ等が容易に実現できるこ
となどが挙げられる。さらに詳しいデイジタル信
号処理の利点等については電子通信学会誌1982年
12月号の1280頁より1284頁に記載されている。
この様に多くの利点を持つデイジタル信号処理
も、その反面莫大な演算量を必要とする欠点を持
つている。つまり、実時間信号処理を行なうに
は、標本化された入力信号１標本当り標本化周期
以内に与えられたデイジタル信号処理を行なわな
くてはならず、例えば電話音声（8kHz標本化）
に対し４次の巡回形デイジタルフイルタ処理を施
す場合、125マイクロ秒の間に乗算８回，加算８
回の演算を必要とする。アナログ技術によるフイ
ルタの実現は抵抗やコンデンサ等のアナログ素子
を用いて低消費電力かつ小型のものが容易に得ら
れるため、上述した莫大な演算量を１チツプで実
行する様なデイジタルプロセツサが存在しない限
りデイジタル信号処理技術がアナログ信号処理技
術を完全に置換することはできない。このために
登場したものがシグナルプロセツサと称せられる
デイジタル信号処理用マイクロプロセツサであ
る。
も、その反面莫大な演算量を必要とする欠点を持
つている。つまり、実時間信号処理を行なうに
は、標本化された入力信号１標本当り標本化周期
以内に与えられたデイジタル信号処理を行なわな
くてはならず、例えば電話音声（8kHz標本化）
に対し４次の巡回形デイジタルフイルタ処理を施
す場合、125マイクロ秒の間に乗算８回，加算８
回の演算を必要とする。アナログ技術によるフイ
ルタの実現は抵抗やコンデンサ等のアナログ素子
を用いて低消費電力かつ小型のものが容易に得ら
れるため、上述した莫大な演算量を１チツプで実
行する様なデイジタルプロセツサが存在しない限
りデイジタル信号処理技術がアナログ信号処理技
術を完全に置換することはできない。このために
登場したものがシグナルプロセツサと称せられる
デイジタル信号処理用マイクロプロセツサであ
る。
従来のシグナルプロセツサとしては、例えば、
アイイーイーイー・ジヤーナル・オブ・ソリツド
ステート・サーキツツ（IEEE Journal of Solid
State Circuits）等SC−16巻４号（1981年８月）
の372頁より376頁に掲載されたμPD7720シグナル
プロセツサや、エレクトロニクス（Electronics）
誌1982年、２月24日号の105頁より110頁に掲載さ
れたTMS320シグナルプロセツサがあるが、これ
等には、 (1) 大量のデータを実時間処理する必要性から、
汎用コンピユータや汎用マイクロコンピユータ
と異なりビツトパラレル乗算器を内蔵し、乗算
器出力の累算を効率的に行なうため、乗算器と
累算器を直列接続した形式を採つている、 (2) 内部メモリのアナログ指定は、バスに接続さ
れたカウンタやレジスタにより行ない、特にカ
ウンタをアドレス指定に用いることにより連続
したアナログに格納されたデータを効率的に読
み出すことが可能となる様に工夫している、 (3) 演算形式は固定小数点で最上位ビツトが極性
符号を、最上位ビツトと次のビツトの間に小数
点を有する２の補数表現のデータを取り扱つて
いる、 などの共通点があつた。
アイイーイーイー・ジヤーナル・オブ・ソリツド
ステート・サーキツツ（IEEE Journal of Solid
State Circuits）等SC−16巻４号（1981年８月）
の372頁より376頁に掲載されたμPD7720シグナル
プロセツサや、エレクトロニクス（Electronics）
誌1982年、２月24日号の105頁より110頁に掲載さ
れたTMS320シグナルプロセツサがあるが、これ
等には、 (1) 大量のデータを実時間処理する必要性から、
汎用コンピユータや汎用マイクロコンピユータ
と異なりビツトパラレル乗算器を内蔵し、乗算
器出力の累算を効率的に行なうため、乗算器と
累算器を直列接続した形式を採つている、 (2) 内部メモリのアナログ指定は、バスに接続さ
れたカウンタやレジスタにより行ない、特にカ
ウンタをアドレス指定に用いることにより連続
したアナログに格納されたデータを効率的に読
み出すことが可能となる様に工夫している、 (3) 演算形式は固定小数点で最上位ビツトが極性
符号を、最上位ビツトと次のビツトの間に小数
点を有する２の補数表現のデータを取り扱つて
いる、 などの共通点があつた。
この様な共通点により、デイジタルフイルタ、
とりわけ、処理すべきデータがメモリ内部の連続
アナログに格納されており、 Yo＝o 〓i=1 aixo-i (1) ただしai：ｉ＝１，２，…Ｎ 係数 Xo：時刻ｎの入力信号で メモリ内部に蓄えられる という演算が指定されるFIRフイルタなどは効率
的に処理できた。
とりわけ、処理すべきデータがメモリ内部の連続
アナログに格納されており、 Yo＝o 〓i=1 aixo-i (1) ただしai：ｉ＝１，２，…Ｎ 係数 Xo：時刻ｎの入力信号で メモリ内部に蓄えられる という演算が指定されるFIRフイルタなどは効率
的に処理できた。
しかしながら、従来方式のシグナルプロセツサ
ではデイジタル信号処理の他の基本的演算である
FFT（フアストフーリエ変換）などには効率的な
処理ができなかつた。この理由は以下に示す通
り、FFTでは演算を受けるデータの格納アドレ
スが連続的でなく、このため、演算に先立つて複
雑なアナログ操作が必要となるためである。以
下、FFTの詳細を必要な範囲で述べる。
ではデイジタル信号処理の他の基本的演算である
FFT（フアストフーリエ変換）などには効率的な
処理ができなかつた。この理由は以下に示す通
り、FFTでは演算を受けるデータの格納アドレ
スが連続的でなく、このため、演算に先立つて複
雑なアナログ操作が必要となるためである。以
下、FFTの詳細を必要な範囲で述べる。
FFTの詳細は例えば1975年プレンテイス・ホ
ール（Prentice Hall）発行のデイジタル・シグ
ナル・プロセツシング（Digital Signal
Processing）の290頁〜320頁に詳しいが、８点
FFTについて以下に述べる。
ール（Prentice Hall）発行のデイジタル・シグ
ナル・プロセツシング（Digital Signal
Processing）の290頁〜320頁に詳しいが、８点
FFTについて以下に述べる。
入力信号｛Ｘ(i)：ｉ＝０，１，…７｝のFFT
スペクトルを｛Ｘ(k)：ｋ＝０，１，…７｝とする
と、 Ｘ(k)＝7 〓i=1 ｘ(i)exp｛−ｊik／2πN｝ (2) として求めるものである。ここで exp｛−ｊik／2πN｝ はひねり因子と呼ばれ、 WN＝exp｛−ｊ１／2πN｝ (3) とおけば、式(2)は、 Ｘ(k)＝7 〓i=1 ｘ(i)WN ik (4) となる。
スペクトルを｛Ｘ(k)：ｋ＝０，１，…７｝とする
と、 Ｘ(k)＝7 〓i=1 ｘ(i)exp｛−ｊik／2πN｝ (2) として求めるものである。ここで exp｛−ｊik／2πN｝ はひねり因子と呼ばれ、 WN＝exp｛−ｊ１／2πN｝ (3) とおけば、式(2)は、 Ｘ(k)＝7 〓i=1 ｘ(i)WN ik (4) となる。
この式(4)をすべてのｋについて求める信号のフ
ローは、各演算の途中結果を各々利用しあうこと
で乗算量を低減でき、第２図に示す通りである。
第２図において｛ｘ(i)：ｉ＝０，１，…７｝は入
力信号のサンプル値であり、メモリに蓄えられる
ことを前提として左端にアナログを示した。ま
た、｛Ｘ(i)：ｉ＝０，１，…７｝がフーリエ変換
されたサンプル値があり、ひねり因子がシグナル
フローの一部に乗ぜられている様子が理解されよ
う。なお、入力信号はアドレス番号のビツト逆順
に並べられている。第２図は３段の処理から構成
され、各段では、例えばy0′とy2′よりz0′とz2′を計
算するバタフライと呼ばれる演算が基本となつて
おり、このバタフライ演算は第３図に示す通りで
ある。第３図は複素乗算器１００，複素加算器１
０１，複素減算器１０２より成つており、２つの
複素信号yiとyjより zi＝yi＋Wyj zj＝yi＋Wyj (5) という演算を行なう回路である。まずyjにひねり
因子Ｗを複素乗算器１００で乗じ、複素加算器１
０１にてyiとWyjを加算する。また複素減算器１
０２ではyiからWyjを減算し、式(5)を求めてい
る。
ローは、各演算の途中結果を各々利用しあうこと
で乗算量を低減でき、第２図に示す通りである。
第２図において｛ｘ(i)：ｉ＝０，１，…７｝は入
力信号のサンプル値であり、メモリに蓄えられる
ことを前提として左端にアナログを示した。ま
た、｛Ｘ(i)：ｉ＝０，１，…７｝がフーリエ変換
されたサンプル値があり、ひねり因子がシグナル
フローの一部に乗ぜられている様子が理解されよ
う。なお、入力信号はアドレス番号のビツト逆順
に並べられている。第２図は３段の処理から構成
され、各段では、例えばy0′とy2′よりz0′とz2′を計
算するバタフライと呼ばれる演算が基本となつて
おり、このバタフライ演算は第３図に示す通りで
ある。第３図は複素乗算器１００，複素加算器１
０１，複素減算器１０２より成つており、２つの
複素信号yiとyjより zi＝yi＋Wyj zj＝yi＋Wyj (5) という演算を行なう回路である。まずyjにひねり
因子Ｗを複素乗算器１００で乗じ、複素加算器１
０１にてyiとWyjを加算する。また複素減算器１
０２ではyiからWyjを減算し、式(5)を求めてい
る。
FFTは複素入出力演算であるため、式(5)は実
数演算で述べると Re｛Zi｝＝Re｛yi｝＋Re｛Ｗ｝Re｛yj｝−Im｛Ｗ｝Im
｛yj｝ Re｛Zi｝＝Re｛yi｝＋Re｛Ｗ｝Re｛yj｝−Im｛Ｗ｝Im
｛yj｝ Im｛Zi｝＝Im｛yi｝＋Re｛Ｗ｝Im｛yj｝＋Im｛Ｗ｝Re｛
yj｝ Re｛Zi｝＝Re｛yi｝＋Re｛Ｗ｝Re｛yj｝−Im｛Ｗ｝Im
｛yj｝ Im｛Zi｝＝Im｛yi｝＋Re｛Ｗ｝Im｛yj｝＋Im｛Ｗ｝Re｛
yj｝ Re｛Zj｝＝Re｛yi｝−Re｛Ｗ｝Re｛yj｝＋Im｛Ｗ｝Im｛
yj｝ Re｛Zi｝＝Re｛yi｝＋Re｛Ｗ｝Re｛yj｝−Im｛Ｗ｝Im
｛yj｝ Im｛Zi｝＝Im｛yi｝＋Re｛Ｗ｝Im｛yj｝＋Im｛Ｗ｝Re｛
yj｝ Re｛Zj｝＝Re｛yi｝−Re｛Ｗ｝Re｛yj｝＋Im｛Ｗ｝Im｛
yj｝ Im｛Zi｝＝Im｛yi｝−Re｛Ｗ｝Im｛yj｝−Im｛Ｗ｝Re｛
yj｝(6) となる。一般的にFFTを扱う場合は式(5)を用い
て説明した方が簡単であるため、明細書の詳細部
では式(6)を用いて説明するが、しばらくは式(5)を
中心に述べる。
数演算で述べると Re｛Zi｝＝Re｛yi｝＋Re｛Ｗ｝Re｛yj｝−Im｛Ｗ｝Im
｛yj｝ Re｛Zi｝＝Re｛yi｝＋Re｛Ｗ｝Re｛yj｝−Im｛Ｗ｝Im
｛yj｝ Im｛Zi｝＝Im｛yi｝＋Re｛Ｗ｝Im｛yj｝＋Im｛Ｗ｝Re｛
yj｝ Re｛Zi｝＝Re｛yi｝＋Re｛Ｗ｝Re｛yj｝−Im｛Ｗ｝Im
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yj｝ Re｛Zj｝＝Re｛yi｝−Re｛Ｗ｝Re｛yj｝＋Im｛Ｗ｝Im｛
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yj｝ Im｛Zi｝＝Im｛yi｝−Re｛Ｗ｝Im｛yj｝−Im｛Ｗ｝Re｛
yj｝(6) となる。一般的にFFTを扱う場合は式(5)を用い
て説明した方が簡単であるため、明細書の詳細部
では式(6)を用いて説明するが、しばらくは式(5)を
中心に述べる。
第２図で示されるFFTからも最初の段は互い
に隣り合つたデータ毎のバタフライ演算となる
が、２段目ではバタフライ演算は２番地ずつ離れ
たアドレスの内容が、さらに３段目では４番地ず
つ離れたアドレスの内容が必要となる。また、ひ
ねり因子も第１段ではWN 0のみが必要であるが、
第２段目ではWN 0とWN 2が、さらに、第３段目で
はWN 0，WN 1，WN 2，WN 3が必要となり、メモリ
に｛WN 0，WN 1，WN 2｝を格納していても連続し
たアドレスの内容が次々と必要となるのは最終段
だけであることが理解されよう。
に隣り合つたデータ毎のバタフライ演算となる
が、２段目ではバタフライ演算は２番地ずつ離れ
たアドレスの内容が、さらに３段目では４番地ず
つ離れたアドレスの内容が必要となる。また、ひ
ねり因子も第１段ではWN 0のみが必要であるが、
第２段目ではWN 0とWN 2が、さらに、第３段目で
はWN 0，WN 1，WN 2，WN 3が必要となり、メモリ
に｛WN 0，WN 1，WN 2｝を格納していても連続し
たアドレスの内容が次々と必要となるのは最終段
だけであることが理解されよう。
この様にFFT演算では離散的なアドレス指定、
特に２の巾乗ずつ異なるアドレスの指定が必要と
なり、従来のシグナルプロセツサでは効率的なプ
ログラムが組めなかつた。
特に２の巾乗ずつ異なるアドレスの指定が必要と
なり、従来のシグナルプロセツサでは効率的なプ
ログラムが組めなかつた。
本発明の目的は、上述のような問題点を解決し
たシグナルプロセツサを提供することにある。
たシグナルプロセツサを提供することにある。
本発明のシグナルプロセツサは、各々に２組の
±１歩進可能なレジスタが設けられ、前記２組の
レジスタのどちらか一方の播容もしくは前記２組
のレジスタの加算内容でアドレス指定でき、前記
加算内容を前記２組のレジスタのうちの一方のレ
ジスタに格納できる第１及び第２のメモリよりな
る２組のメモリと、 前記２組のメモリの各々の出力を被乗数及び乗
数入力端子に接続し、被乗数及び乗数データの語
長の倍語長の乗算結果を出力する乗算器と、 前記２組組のメモリの各々にデータを供給ある
いは前記２組のメモリの各々からデータを供給す
るデータバスと、 前記２組のメモリの出力の各々の最下位ビツト
以下に複数のゼロビツトを付加して倍語長とした
データ，前記データバス上のデータの最下位ビツ
ト以下に複数のゼロビツトを付加した倍語長とし
たデータ，前記乗算器の倍語長データ，及び後記
倍語長演算バス上のデータのうちいずれか１つを
選択する選択回路と、 前記選択回路の倍語長出力に対し多ビツト桁シ
フトを行なうシフタと、 前記シフタの内容と後記レジスタ群の出力に対
し倍語長の算術論理演算を行なう演算回路と、 前記演算回路の倍語長出力を一時記憶するレジ
スタ群と、 前記レジスタ群の出力を前記選択回路へ伝える
倍語長演算バスと、 前記倍語長演算バスの下位複数ビツトの順番を
ビツトの重みが逆となるデータと前記倍語長演算
バスの内容データとのいずれか一方を選択して前
記演算回路へ伝えるビツト位置回路と、 前記倍語長演算バスの上位語長分のデータもし
くは下位語長分のデータのいずれか一方を前記デ
ータバスへ伝える切出回路と、 ±１及び２の巾乗歩進できるレジスタによりア
ドレス指定され、前記データバスを介して前記乗
算器にデータを供給する第３のメモリと、 を備えることを特徴としている。
±１歩進可能なレジスタが設けられ、前記２組の
レジスタのどちらか一方の播容もしくは前記２組
のレジスタの加算内容でアドレス指定でき、前記
加算内容を前記２組のレジスタのうちの一方のレ
ジスタに格納できる第１及び第２のメモリよりな
る２組のメモリと、 前記２組のメモリの各々の出力を被乗数及び乗
数入力端子に接続し、被乗数及び乗数データの語
長の倍語長の乗算結果を出力する乗算器と、 前記２組組のメモリの各々にデータを供給ある
いは前記２組のメモリの各々からデータを供給す
るデータバスと、 前記２組のメモリの出力の各々の最下位ビツト
以下に複数のゼロビツトを付加して倍語長とした
データ，前記データバス上のデータの最下位ビツ
ト以下に複数のゼロビツトを付加した倍語長とし
たデータ，前記乗算器の倍語長データ，及び後記
倍語長演算バス上のデータのうちいずれか１つを
選択する選択回路と、 前記選択回路の倍語長出力に対し多ビツト桁シ
フトを行なうシフタと、 前記シフタの内容と後記レジスタ群の出力に対
し倍語長の算術論理演算を行なう演算回路と、 前記演算回路の倍語長出力を一時記憶するレジ
スタ群と、 前記レジスタ群の出力を前記選択回路へ伝える
倍語長演算バスと、 前記倍語長演算バスの下位複数ビツトの順番を
ビツトの重みが逆となるデータと前記倍語長演算
バスの内容データとのいずれか一方を選択して前
記演算回路へ伝えるビツト位置回路と、 前記倍語長演算バスの上位語長分のデータもし
くは下位語長分のデータのいずれか一方を前記デ
ータバスへ伝える切出回路と、 ±１及び２の巾乗歩進できるレジスタによりア
ドレス指定され、前記データバスを介して前記乗
算器にデータを供給する第３のメモリと、 を備えることを特徴としている。
まず、第２図のFFTの流れ図からも理解され
る様にFFTの入力データの並びはビツト逆順に
並べ換えられる。このため、メモリアドレスとし
て通常カウンタのビツト逆順データをロードする
必要がある。汎用性を失うことなくこの様な機能
を実現するためには、算術論理演算回路（ALU）
からの出力をビツト逆順でメモリアドレスレジス
タに転送できれば良い。このビツト逆順はFFT
の最大処理データ数を2nとするとALUからの下
位ｎビツトのみを配線でビツト逆順してバスへ接
続するパスを用意すれば2n以下のビツト逆順も容
易に実現できる。例えば10ビツト分ビツト逆順と
した場合に２ビツトのビツト逆順を行なう場合、
ALUでは28を累算できる様にすれば、 １回累算ALU：0000000000 メモリレジスタ：0000000000 ２回累算ALU：0100000000 メモリレジスタ：0000000010 ３回累算ALU：1000000000 メモリレジスタ：0000000001 ４回累算ALU：1100000000 メモリレジスタ：0000000011 となり、メモリレジスタには下位２ビツトのビツ
ト逆順が行なえる。
る様にFFTの入力データの並びはビツト逆順に
並べ換えられる。このため、メモリアドレスとし
て通常カウンタのビツト逆順データをロードする
必要がある。汎用性を失うことなくこの様な機能
を実現するためには、算術論理演算回路（ALU）
からの出力をビツト逆順でメモリアドレスレジス
タに転送できれば良い。このビツト逆順はFFT
の最大処理データ数を2nとするとALUからの下
位ｎビツトのみを配線でビツト逆順してバスへ接
続するパスを用意すれば2n以下のビツト逆順も容
易に実現できる。例えば10ビツト分ビツト逆順と
した場合に２ビツトのビツト逆順を行なう場合、
ALUでは28を累算できる様にすれば、 １回累算ALU：0000000000 メモリレジスタ：0000000000 ２回累算ALU：0100000000 メモリレジスタ：0000000010 ３回累算ALU：1000000000 メモリレジスタ：0000000001 ４回累算ALU：1100000000 メモリレジスタ：0000000011 となり、メモリレジスタには下位２ビツトのビツ
ト逆順が行なえる。
第２図で示されるFFTの流れ図を第３図で示
されるバタフライ処理を中心にながめると、バタ
フライの組が次の様にグループ分けできる。バタ
フライに入力される２組のデータのアドレスの間
に他のバタフライに入力されるデータのアドレス
を含んでいるバタフライの集合をバタフライグル
ープと呼ぶことにする。このバタフライグループ
の個数は１段目は４個、２段目は２個、３段目は
１個のバタフライグループに分割される。
されるバタフライ処理を中心にながめると、バタ
フライの組が次の様にグループ分けできる。バタ
フライに入力される２組のデータのアドレスの間
に他のバタフライに入力されるデータのアドレス
を含んでいるバタフライの集合をバタフライグル
ープと呼ぶことにする。このバタフライグループ
の個数は１段目は４個、２段目は２個、３段目は
１個のバタフライグループに分割される。
さらに、同一バタフライグループでは第３図の
yiに相当するバタフライ入力データの格納アドレ
スは１ずつ異なり、第３図のyjに相当するバタフ
ライ入力データの格納アドレスは２の巾乗分異な
る。また、１つのバタフライグループのyiに相当
するデータのアドレスのうち最も大きいものと、
次のバタフライグループのyiに相当するデータの
アドレスのうち最も小さいものとの差は、２つの
バタフライ入力データ間隔と等しい２の巾乗とさ
らに１だけ異なる。この様子を示したのが第４図
であり、第４図では第２図の２段目に対応するバ
タフライグループと最初のバタフライが記されて
おり、最初のバタフライへの入力データのアドレ
スＡとＢの差は22である。第１バタフライグルー
プに属する２番目のバタフライへの入力データア
ドレスは各々１番目のバタフライへの入力データ
アドレスを＋１ずつインクリメントしたものとな
つている。また、この第１バタフライグループの
最後のバタフライはアドレスＣの内容を用いたも
のであり、次の第２バタフライグループの最初の
バタフライの入力アドレスA′とＣの差は22＋１だ
け離れている。
yiに相当するバタフライ入力データの格納アドレ
スは１ずつ異なり、第３図のyjに相当するバタフ
ライ入力データの格納アドレスは２の巾乗分異な
る。また、１つのバタフライグループのyiに相当
するデータのアドレスのうち最も大きいものと、
次のバタフライグループのyiに相当するデータの
アドレスのうち最も小さいものとの差は、２つの
バタフライ入力データ間隔と等しい２の巾乗とさ
らに１だけ異なる。この様子を示したのが第４図
であり、第４図では第２図の２段目に対応するバ
タフライグループと最初のバタフライが記されて
おり、最初のバタフライへの入力データのアドレ
スＡとＢの差は22である。第１バタフライグルー
プに属する２番目のバタフライへの入力データア
ドレスは各々１番目のバタフライへの入力データ
アドレスを＋１ずつインクリメントしたものとな
つている。また、この第１バタフライグループの
最後のバタフライはアドレスＣの内容を用いたも
のであり、次の第２バタフライグループの最初の
バタフライの入力アドレスA′とＣの差は22＋１だ
け離れている。
この様なアドレス生成を容易にするためには、
アドレス指定用に２つのレジスタＩ，Ｂを用意
し、レジスタＩに第３図のバタフライのyiに対応
するアドレスデータを、レジスタＢに２の巾乗
（この場合は22）を用意し、第３図のyiのデータ
を読み出すにはレジスタＩで、yjのデータを読み
出すにはレジスタＩとＢの和でメモリをアクセス
し同一バタフライグループ内の次のバタフライの
入力アドレスを設定するにはレジスタＩをインク
リメントすると良い。また、新しいバタフライグ
ループに移る場合はレジスタＩをインクリメント
するとともに、インクリメントしたレジスタＩの
値とレジスタＢの値の和をレジスタＩへ格納する
機能があれば効率良くアドレス発生が行なえる。
アドレス指定用に２つのレジスタＩ，Ｂを用意
し、レジスタＩに第３図のバタフライのyiに対応
するアドレスデータを、レジスタＢに２の巾乗
（この場合は22）を用意し、第３図のyiのデータ
を読み出すにはレジスタＩで、yjのデータを読み
出すにはレジスタＩとＢの和でメモリをアクセス
し同一バタフライグループ内の次のバタフライの
入力アドレスを設定するにはレジスタＩをインク
リメントすると良い。また、新しいバタフライグ
ループに移る場合はレジスタＩをインクリメント
するとともに、インクリメントしたレジスタＩの
値とレジスタＢの値の和をレジスタＩへ格納する
機能があれば効率良くアドレス発生が行なえる。
ここで重要なことは、FFTの信号は複素デー
タであるため、実部と虚部を持つており、実部と
虚部のデータを効率良く得るためには前述した２
組のレジスタＩ，Ｂによりアクセスできるメモリ
を実部用と虚部用別々に必要となる点である。
タであるため、実部と虚部を持つており、実部と
虚部のデータを効率良く得るためには前述した２
組のレジスタＩ，Ｂによりアクセスできるメモリ
を実部用と虚部用別々に必要となる点である。
FFT演算の他の特徴は同一バタフライグルー
プではバタフライ入力側にかかるひねり因子が
exp｛−１／2πN｝の２の巾乗ずつ増加していく
ことで、第２図の２段目では21乗ずつ、３段目で
は20乗ずつ増加している。バタフライの加減算は
オペランドの双方とも入力データであるが、乗算
はひねり因子とデータの積を得るために必要であ
る。このため加減算に関しては実数部と虚数部を
分割して２組のメモリに記憶させ、同時に２つの
メモリをアクセスする必要があつたが、ひねり因
子は固定係数であるため、読出専用メモリ１組に
実数部と虚数部を蓄えていても、データを格納す
るメモリからの読出データとひねり因子とが乗算
されるため効率は落ちない。そこで１組の読出専
用メモリと、このメモリをアクセスするレジスタ
として±１及び2n歩進が可能なものを用意すれ
ば、ひねり因子の読出しが第５図の様に行なえ
る。ここで第５図は読出専用メモリのアドレスと
内容を示しており、偶数番地にひねり因子の実数
部が、奇数番地にひねり因子の虚数部が格納され
ており、アドレス2iにはひねり因子のｉ乗の実数
部、アドレス2i＋１にはひねり因子のｉ乗の虚数
部が蓄えられている。このメモリをアクセスする
のに±１歩進できるレジスタを用いるのが便利な
のは次の理由による。いま、データyjとひねり因
子WN nの積を考えると、 WN n・yj＝〔Re｛WN n｝＋jIm｛WN n｝〕×｛Re｛yj｝＋jI
m｛yj〕＝〔Re｛yj｝Re｛WN n｝−Im｛yj｝Im｛WN n｝ ＋jRe｛yj｝Im｛WN n｝＋jIm｛yj｝Re｛WN n｝ (7) となる。よつて、この積を求めるにはひねり因子
を Re｛WN n｝，Im｛WN n｝，Im｛WN n｝，Re｛WN n｝の
順に読み出す必要がり、Re｛WN n｝からIm｛WN n｝
へは＋１、Im｛WN n｝からRe｛WN n｝へは−１、
アドレス指定レジスタを操作する必要がある。次
のバタフライに進むにはひねり因子がWNの２の
巾乗ずつ増加するため、＋2nの操作が望まれる。
プではバタフライ入力側にかかるひねり因子が
exp｛−１／2πN｝の２の巾乗ずつ増加していく
ことで、第２図の２段目では21乗ずつ、３段目で
は20乗ずつ増加している。バタフライの加減算は
オペランドの双方とも入力データであるが、乗算
はひねり因子とデータの積を得るために必要であ
る。このため加減算に関しては実数部と虚数部を
分割して２組のメモリに記憶させ、同時に２つの
メモリをアクセスする必要があつたが、ひねり因
子は固定係数であるため、読出専用メモリ１組に
実数部と虚数部を蓄えていても、データを格納す
るメモリからの読出データとひねり因子とが乗算
されるため効率は落ちない。そこで１組の読出専
用メモリと、このメモリをアクセスするレジスタ
として±１及び2n歩進が可能なものを用意すれ
ば、ひねり因子の読出しが第５図の様に行なえ
る。ここで第５図は読出専用メモリのアドレスと
内容を示しており、偶数番地にひねり因子の実数
部が、奇数番地にひねり因子の虚数部が格納され
ており、アドレス2iにはひねり因子のｉ乗の実数
部、アドレス2i＋１にはひねり因子のｉ乗の虚数
部が蓄えられている。このメモリをアクセスする
のに±１歩進できるレジスタを用いるのが便利な
のは次の理由による。いま、データyjとひねり因
子WN nの積を考えると、 WN n・yj＝〔Re｛WN n｝＋jIm｛WN n｝〕×｛Re｛yj｝＋jI
m｛yj〕＝〔Re｛yj｝Re｛WN n｝−Im｛yj｝Im｛WN n｝ ＋jRe｛yj｝Im｛WN n｝＋jIm｛yj｝Re｛WN n｝ (7) となる。よつて、この積を求めるにはひねり因子
を Re｛WN n｝，Im｛WN n｝，Im｛WN n｝，Re｛WN n｝の
順に読み出す必要がり、Re｛WN n｝からIm｛WN n｝
へは＋１、Im｛WN n｝からRe｛WN n｝へは−１、
アドレス指定レジスタを操作する必要がある。次
のバタフライに進むにはひねり因子がWNの２の
巾乗ずつ増加するため、＋2nの操作が望まれる。
また、演算回路では式(5)を実行することになる
が、式(5)における積は式(7)の様に与えられるた
め、実数部／虚数部とも３項の積和演算となる
（式(6)参照）。この積和演算の演算精度を高く保つ
ためには、連続加算によるオーバーフローの問題
と単精度乗算結果が倍精度データとなり、これを
単精度に丸めるための丸め雑音の問題がある。こ
れを汎用性を失うことなく実現するには、乗算結
果を倍精度のまま２ビツトシフトダウンし、３項
の累算を倍精度で行ない、演算結果を１ビツトシ
フトアツプした後、単精度に丸めると良い。乗算
結果を２ビツトシフトダウンしたことで、データ
の値は1/4に減少し、３回加算を行なつても途中
でオーバーフローは発生しない。また、ひねり因
子の絶対値は１であるから、３項の累算結果は最
大１ビツト増加している可能性があり、２ビツト
シフトアツプするとオーバーフローを発生するが
１ビツトシフトアツプでは問題ない。この結果、
１バタフライ毎に1/2ずつダイナミツクレンジは
小さくなるが、これはアルゴリズム的に保証され
たダイナミツクレンジの縮小で、FFTの定義式
には初めからこのスケーリングを含めたものもあ
り、問題とはならない。この場合FFTの式(2)を、 Ｘ(k)＝１／８7 〓i=1 ｘ(i)exp｛−ｊik／2πN｝ (8) と定義を変えたことになる。１ビツトシフトアツ
プした後、単精度の丸めを行なえば丸めの回数は
１バタフライ当り１回となり高精度な演算が保証
される。
が、式(5)における積は式(7)の様に与えられるた
め、実数部／虚数部とも３項の積和演算となる
（式(6)参照）。この積和演算の演算精度を高く保つ
ためには、連続加算によるオーバーフローの問題
と単精度乗算結果が倍精度データとなり、これを
単精度に丸めるための丸め雑音の問題がある。こ
れを汎用性を失うことなく実現するには、乗算結
果を倍精度のまま２ビツトシフトダウンし、３項
の累算を倍精度で行ない、演算結果を１ビツトシ
フトアツプした後、単精度に丸めると良い。乗算
結果を２ビツトシフトダウンしたことで、データ
の値は1/4に減少し、３回加算を行なつても途中
でオーバーフローは発生しない。また、ひねり因
子の絶対値は１であるから、３項の累算結果は最
大１ビツト増加している可能性があり、２ビツト
シフトアツプするとオーバーフローを発生するが
１ビツトシフトアツプでは問題ない。この結果、
１バタフライ毎に1/2ずつダイナミツクレンジは
小さくなるが、これはアルゴリズム的に保証され
たダイナミツクレンジの縮小で、FFTの定義式
には初めからこのスケーリングを含めたものもあ
り、問題とはならない。この場合FFTの式(2)を、 Ｘ(k)＝１／８7 〓i=1 ｘ(i)exp｛−ｊik／2πN｝ (8) と定義を変えたことになる。１ビツトシフトアツ
プした後、単精度の丸めを行なえば丸めの回数は
１バタフライ当り１回となり高精度な演算が保証
される。
第１図は本発明の一実施例であり、乗算器入力
レジスタ１，２、乗算器３、選択回路４、バレル
シフタ５、算術論理部６、レジスタフイルタ７、
ビツト位置回路８、ビツト切出回路９、データメ
モリ１０，２０、ベースレジスタ１１，２１、イ
ンデツクスレジスタ１２，２２、加算器１３，２
３、読出専用メモリ３０、ポインタ３１、入出力
ポート４０、データバス５０、演算バス６０から
構成されている。
レジスタ１，２、乗算器３、選択回路４、バレル
シフタ５、算術論理部６、レジスタフイルタ７、
ビツト位置回路８、ビツト切出回路９、データメ
モリ１０，２０、ベースレジスタ１１，２１、イ
ンデツクスレジスタ１２，２２、加算器１３，２
３、読出専用メモリ３０、ポインタ３１、入出力
ポート４０、データバス５０、演算バス６０から
構成されている。
ここでレジスタ１，２、ベースレジスタ１１，
２１は1985年テキサスインスツルメンツ社発行の
“ALS／AGロジツク・サーキツツ・データ・ブ
ツク｛Logic Circuits Data Book）”の４−321
頁より４−326頁記載のICが、また、選択回路４
は同文献の４−123頁〜４−126頁記載のICが、
算術論理部６、加算器１３，２３は同文献の４−
175頁〜４−185頁記載のICが、インデツクスレ
ジスタ１２，２２は同文献の４−139頁〜（−148
頁記載のICが、レジスタフアイル７は同文献の
４−621頁〜４−625頁記載のICが利用できる。
また、バレルシフタ５は1977年AMD社発行の
“シヨツトキー・アンド・ローパワー・シヨツト
キー・データ・ブツク・インクルーデイング・デ
ジタル・シグナル・プロセツシング・ハンドブツ
ク（Schottky and low−power Schottky Data
Book Including Digital Signal Processing
Handbook”の４−33頁〜４−36頁記載のICが、
乗算器３は同文献の４−３頁〜４−８頁記載の
ICが、入出力ポート４０は同文献の４−123頁〜
４−129頁記載のICが利用できる。また、データ
メモリ１０，２０は1982年NEC Electronics U.
S.A.Inc発行の1982CATALOG75頁〜78頁記載の
ICが、読出専用メモリ３０は同文献の137〜139
頁記載のICが利用できる。ビツト位置回路８、
ビツト切出回路９、ポインタ３１については後述
する。
２１は1985年テキサスインスツルメンツ社発行の
“ALS／AGロジツク・サーキツツ・データ・ブ
ツク｛Logic Circuits Data Book）”の４−321
頁より４−326頁記載のICが、また、選択回路４
は同文献の４−123頁〜４−126頁記載のICが、
算術論理部６、加算器１３，２３は同文献の４−
175頁〜４−185頁記載のICが、インデツクスレ
ジスタ１２，２２は同文献の４−139頁〜（−148
頁記載のICが、レジスタフアイル７は同文献の
４−621頁〜４−625頁記載のICが利用できる。
また、バレルシフタ５は1977年AMD社発行の
“シヨツトキー・アンド・ローパワー・シヨツト
キー・データ・ブツク・インクルーデイング・デ
ジタル・シグナル・プロセツシング・ハンドブツ
ク（Schottky and low−power Schottky Data
Book Including Digital Signal Processing
Handbook”の４−33頁〜４−36頁記載のICが、
乗算器３は同文献の４−３頁〜４−８頁記載の
ICが、入出力ポート４０は同文献の４−123頁〜
４−129頁記載のICが利用できる。また、データ
メモリ１０，２０は1982年NEC Electronics U.
S.A.Inc発行の1982CATALOG75頁〜78頁記載の
ICが、読出専用メモリ３０は同文献の137〜139
頁記載のICが利用できる。ビツト位置回路８、
ビツト切出回路９、ポインタ３１については後述
する。
第１図の詳細を説明するため、第２図で示した
８点FFTを実行する場合について以下に各ステ
ツプ毎に説明する。
８点FFTを実行する場合について以下に各ステ
ツプ毎に説明する。
第１ステツプでは、まず入出力ポート４０から
８点入力データが入力され、ビツト逆順にデータ
メモリ１０，２０に各々８点入力データの実数部
及び虚数部を並べるところから説明する。まず、
ビツト位置回路８はレジスタフアイル７の下位10
ビツトをビツト逆順にするモードに固定し、ビツ
ト切出回路９はビツト位置回路８の出力の下位単
精度データをデータバス５０に載せるモードに固
定する。バレルシフタ５はシフト量０のモードに
設定し、選択回路４はレジスタフアイル７の内容
を選択する様にしておく。データメモリ１０，２
０は各々インデツクスレジスタ１２，２２でアク
セスされるモードとする。また、レジスタフアイ
ル７内の２つのレジスタの一方にゼロ、他方に
128をロードしておく。
８点入力データが入力され、ビツト逆順にデータ
メモリ１０，２０に各々８点入力データの実数部
及び虚数部を並べるところから説明する。まず、
ビツト位置回路８はレジスタフアイル７の下位10
ビツトをビツト逆順にするモードに固定し、ビツ
ト切出回路９はビツト位置回路８の出力の下位単
精度データをデータバス５０に載せるモードに固
定する。バレルシフタ５はシフト量０のモードに
設定し、選択回路４はレジスタフアイル７の内容
を選択する様にしておく。データメモリ１０，２
０は各々インデツクスレジスタ１２，２２でアク
セスされるモードとする。また、レジスタフアイ
ル７内の２つのレジスタの一方にゼロ、他方に
128をロードしておく。
入出力ポート４０に最初の実数部データRe｛ｘ
（０）｝が入力されるとレジスタフアイル７内のゼ
ロを蓄えているレジスタの出力が演算バス６０を
介してビツト位置回路８に供給され、ビツト位置
回路８で下位10ビツトのビツト逆順操作が行われ
るが、この場合ゼロとなり、次いでビツト位置回
路９で下位単精度分のビツトの内容がデータバス
５０を介してインデツクスレジスタ１２へ転送さ
れる。この場合インデツクスレジスタ１２はゼロ
である。
（０）｝が入力されるとレジスタフアイル７内のゼ
ロを蓄えているレジスタの出力が演算バス６０を
介してビツト位置回路８に供給され、ビツト位置
回路８で下位10ビツトのビツト逆順操作が行われ
るが、この場合ゼロとなり、次いでビツト位置回
路９で下位単精度分のビツトの内容がデータバス
５０を介してインデツクスレジスタ１２へ転送さ
れる。この場合インデツクスレジスタ１２はゼロ
である。
第２ステツプでは、入出力ポート４０のデータ
Re｛ｘ（０）｝がデータメモリ１０に転送されるた
め、データメモリ１０のアドレス０にRe｛ｘ
（０）｝が格納され、第２図のｘ（０）のポジシヨ
ンが得られる。
Re｛ｘ（０）｝がデータメモリ１０に転送されるた
め、データメモリ１０のアドレス０にRe｛ｘ
（０）｝が格納され、第２図のｘ（０）のポジシヨ
ンが得られる。
第３ステツプでは、次に入出力ポート４０に虚
数部データIm｛ｘ（０）｝が入力されると、インデ
ツクスレジスタ１２のゼロの値がデータバス５０
を介しインデツクスレジスタ２２へ転送される。
数部データIm｛ｘ（０）｝が入力されると、インデ
ツクスレジスタ１２のゼロの値がデータバス５０
を介しインデツクスレジスタ２２へ転送される。
第４ステツプでは、次いで、入出力ポート４０
に蓄えられたIm｛ｘ（０）｝がインデツクスレジス
タ２２でアクセスされたデータメモリ２０のアド
レス０に格納され、第２図のｘ（０）の虚数部が
用意できる。
に蓄えられたIm｛ｘ（０）｝がインデツクスレジス
タ２２でアクセスされたデータメモリ２０のアド
レス０に格納され、第２図のｘ（０）の虚数部が
用意できる。
第２のデータ入力以降基本的には前述した４つ
のステツプで実行できる。つまり、入出力ポート
４０に第２のデータｘ(1)の実数部Re｛ｘ(1)｝が入
力されると、レジスタフアイル７のゼロを保持し
ているレジスタに他の128を保持しているレジス
タの内容が演算バス６０，選択回路４，バレルシ
フタ５を介して算術論理部６で加算され128を保
持する結果となり、この結果はビツト位置回路８
で下位10ビツトが、“0010000000”から
“0000000100”となり、ビツト切出回路９により
データバス５０上へ４（＝“0000000100”）として
伝えられ、インデツクスレジスタ１２へ格納され
る。入出力ポート４０内のRe｛ｘ(1)｝はデータバ
ス５０を介しデータメモリ１０へ格納されるた
め、データメモリ１０のアドレス４にRe｛ｘ(1)｝
が格納され、第２図のｘ(1)のポジシヨンと同一と
なる。
のステツプで実行できる。つまり、入出力ポート
４０に第２のデータｘ(1)の実数部Re｛ｘ(1)｝が入
力されると、レジスタフアイル７のゼロを保持し
ているレジスタに他の128を保持しているレジス
タの内容が演算バス６０，選択回路４，バレルシ
フタ５を介して算術論理部６で加算され128を保
持する結果となり、この結果はビツト位置回路８
で下位10ビツトが、“0010000000”から
“0000000100”となり、ビツト切出回路９により
データバス５０上へ４（＝“0000000100”）として
伝えられ、インデツクスレジスタ１２へ格納され
る。入出力ポート４０内のRe｛ｘ(1)｝はデータバ
ス５０を介しデータメモリ１０へ格納されるた
め、データメモリ１０のアドレス４にRe｛ｘ(1)｝
が格納され、第２図のｘ(1)のポジシヨンと同一と
なる。
入出力ポート４０に第２のデータｘ(1)の虚数部
Im｛ｘ(1)｝が入力されるとインデツクスレジスタ
１２の内容はデータバス５０を介してインデツク
スレジスタ２２へ転送される。入出力ポート４０
内のデータIm｛ｘ(1)｝はデータバス５０を介して
データメモリ２０に格納されるため、データメモ
リ２０のアドレス４にはIm｛ｘ(1)｝が格納され、
第２図のｘ(1)の虚数部が用意される。
Im｛ｘ(1)｝が入力されるとインデツクスレジスタ
１２の内容はデータバス５０を介してインデツク
スレジスタ２２へ転送される。入出力ポート４０
内のデータIm｛ｘ(1)｝はデータバス５０を介して
データメモリ２０に格納されるため、データメモ
リ２０のアドレス４にはIm｛ｘ(1)｝が格納され、
第２図のｘ(1)の虚数部が用意される。
同様に順次レジスタフアイル７内の128を格納
しているレジスタの内容を演算バス６０，選択回
路４，バレルシフタ５，算術論理部６を介して他
のレジスタに累算し、この累算結果をビツト位置
回路８，ビツト切出回路９を介してインデツクス
レジスタ１２へ転送し、このインデツクスレジス
タ１２の示すデータメモリ１０のアドレス位置に
入出力ポート４０の内容を書き込むことにより実
数部データのビツト逆順並びに換えが、また、イ
ンデツクスレジスタ１２の内容を他のインデツク
スレジスタ２２へ転送することにより、インデツ
クスレジスタ２２の示すデータメモリ２０のアド
レス位置に入出力ポート４０の内容を書き込むこ
とにより虚数部データのビツト逆順並び換えが合
計４ステツプずつの動作で実現できる。
しているレジスタの内容を演算バス６０，選択回
路４，バレルシフタ５，算術論理部６を介して他
のレジスタに累算し、この累算結果をビツト位置
回路８，ビツト切出回路９を介してインデツクス
レジスタ１２へ転送し、このインデツクスレジス
タ１２の示すデータメモリ１０のアドレス位置に
入出力ポート４０の内容を書き込むことにより実
数部データのビツト逆順並びに換えが、また、イ
ンデツクスレジスタ１２の内容を他のインデツク
スレジスタ２２へ転送することにより、インデツ
クスレジスタ２２の示すデータメモリ２０のアド
レス位置に入出力ポート４０の内容を書き込むこ
とにより虚数部データのビツト逆順並び換えが合
計４ステツプずつの動作で実現できる。
次にFFT演算を第２段目の最初のバタフライ
ループの最初のバタフライ演算について詳述す
る。これに先立ち、ビツト位置回路８はビツト逆
順を行わない通常モードに設定し、ビツト切出回
路９は上位単精度分のビツト数をデータバス５０
に転送できる様にする。また、ポインタ３１は０
を保持するとともに、±１の歩進とともに＋22の
歩進ができるモードとし、インデツクスレジスタ
１２，２２の内容はゼロに、ベースレジスタ１
１，２１の内容は２に設定しておくものとする。
第２図により、第２段目の最初のバタフライに必
要なデータのアドレスは０と２であり、アドレス
２のデータにWN 0を乗ずる必要があることが理解
されよう。このため、このバタフライ演算は以下
の様に実行される。
ループの最初のバタフライ演算について詳述す
る。これに先立ち、ビツト位置回路８はビツト逆
順を行わない通常モードに設定し、ビツト切出回
路９は上位単精度分のビツト数をデータバス５０
に転送できる様にする。また、ポインタ３１は０
を保持するとともに、±１の歩進とともに＋22の
歩進ができるモードとし、インデツクスレジスタ
１２，２２の内容はゼロに、ベースレジスタ１
１，２１の内容は２に設定しておくものとする。
第２図により、第２段目の最初のバタフライに必
要なデータのアドレスは０と２であり、アドレス
２のデータにWN 0を乗ずる必要があることが理解
されよう。このため、このバタフライ演算は以下
の様に実行される。
まず、データメモリ１０をインデツクスレジス
タ１２の内容０とベースレジスタ１１の内容２と
を加算器１３で加算して値２でアクセスし、デー
タメモリ１０のアドレス２に蓄えられている実数
部データRe｛y2′｝をデータバス５０を介さずに直
接レジスタ１へ転送するバスを介して転送する。
同時に、ポインタ３１は読出専用メモリ３０のア
ドレス０に格納されているRe｛WN 0｝（第４図参
照）が読み出されデータバス５０を介してレジス
タ２へ転送される。この後ポインタ３１は＋１さ
れIm｛WN 0｝を読出専用メモリ３０から読み出す
用意をする。以上で第１ステツプが終了する。
タ１２の内容０とベースレジスタ１１の内容２と
を加算器１３で加算して値２でアクセスし、デー
タメモリ１０のアドレス２に蓄えられている実数
部データRe｛y2′｝をデータバス５０を介さずに直
接レジスタ１へ転送するバスを介して転送する。
同時に、ポインタ３１は読出専用メモリ３０のア
ドレス０に格納されているRe｛WN 0｝（第４図参
照）が読み出されデータバス５０を介してレジス
タ２へ転送される。この後ポインタ３１は＋１さ
れIm｛WN 0｝を読出専用メモリ３０から読み出す
用意をする。以上で第１ステツプが終了する。
第２ステツプでは乗算器３はレジスタ１の内容
Re｛y2′｝とレジスタ２の内容Re｛WN 0｝の倍長ビ
ツト分の積を出力し、選択回路４を介しバレルシ
フタ５により２ビツト分シフトダウンした結果、
１／４Re｛WN 0｝Re｛y2′｝を算術論理部６を介して
レジスタフアイル７内の実数部累算用レジスタに
蓄える。これと同時に、ポインタ３１の内容で読
出専用メモリ３０をアクセスし、前述した様に
Im｛WN 0｝をデータバス５０を介してレジスタ１
へ転送し、またインデツクスレジスタ２２に蓄え
られた０とベースレジスタ２１に蓄えられた２が
加算器２３により加算されデータメモリ２０をア
クセスするため、データメモリ２０のアドレス２
に格納されているIm｛y2′｝が読み出されデータバ
ス５０を介さない専用パスでレジスタ２へ転送さ
れる。以上で第２ステツプが終了する。
Re｛y2′｝とレジスタ２の内容Re｛WN 0｝の倍長ビ
ツト分の積を出力し、選択回路４を介しバレルシ
フタ５により２ビツト分シフトダウンした結果、
１／４Re｛WN 0｝Re｛y2′｝を算術論理部６を介して
レジスタフアイル７内の実数部累算用レジスタに
蓄える。これと同時に、ポインタ３１の内容で読
出専用メモリ３０をアクセスし、前述した様に
Im｛WN 0｝をデータバス５０を介してレジスタ１
へ転送し、またインデツクスレジスタ２２に蓄え
られた０とベースレジスタ２１に蓄えられた２が
加算器２３により加算されデータメモリ２０をア
クセスするため、データメモリ２０のアドレス２
に格納されているIm｛y2′｝が読み出されデータバ
ス５０を介さない専用パスでレジスタ２へ転送さ
れる。以上で第２ステツプが終了する。
第３ステツプでは第２ステツプでレジスタ１及
び２に格納されたIm｛WN 0｝とIm｛y2′｝の積が乗
算器３により倍長ビツト数として得られ、選択回
路４を介し、バレルシフタ５により２ビツト分シ
フトダウンされ、この結果1/4Im｛WN 0｝Im｛y2′｝
をレジスタフアイル７内の実数部累算用レジスタ
に格納されている1/4Re｛WN 0｝Re｛y2′｝より算
術論理部６で引き去り、前期レジスタフアイル７
内の実数部累算用レジスタに蓄える。つまり1/4
〔Re｛WN 0｝Re｛y2′｝−Im｛WN 0｝Im｛y2′｝〕が得ら
れ、これはy2′にWN 0を乗じた正しい実数部とな
つている。また、これと同時に、ポインタ３１で
示された読出専用メモリ３０の内容つまり第２ス
テツプと同様Im｛WN 0｝がデータバス５０を介し
てレジスタ２へ転送され、また、インデツクスレ
ジスタ１２とベースレジスタ１１との加算器１３
による和である２でデータメモリ１０をアクセス
し、第１ステツプと同様Im｛WN 0｝を読み出し、
専用パスを介してレジスタ１へ転送する。この後
ポインタ３１を−１して読出専用メモリ３０から
Re｛WN 0｝を読み出す準備をする。
び２に格納されたIm｛WN 0｝とIm｛y2′｝の積が乗
算器３により倍長ビツト数として得られ、選択回
路４を介し、バレルシフタ５により２ビツト分シ
フトダウンされ、この結果1/4Im｛WN 0｝Im｛y2′｝
をレジスタフアイル７内の実数部累算用レジスタ
に格納されている1/4Re｛WN 0｝Re｛y2′｝より算
術論理部６で引き去り、前期レジスタフアイル７
内の実数部累算用レジスタに蓄える。つまり1/4
〔Re｛WN 0｝Re｛y2′｝−Im｛WN 0｝Im｛y2′｝〕が得ら
れ、これはy2′にWN 0を乗じた正しい実数部とな
つている。また、これと同時に、ポインタ３１で
示された読出専用メモリ３０の内容つまり第２ス
テツプと同様Im｛WN 0｝がデータバス５０を介し
てレジスタ２へ転送され、また、インデツクスレ
ジスタ１２とベースレジスタ１１との加算器１３
による和である２でデータメモリ１０をアクセス
し、第１ステツプと同様Im｛WN 0｝を読み出し、
専用パスを介してレジスタ１へ転送する。この後
ポインタ３１を−１して読出専用メモリ３０から
Re｛WN 0｝を読み出す準備をする。
第４ステツプではレジスタ１及び２に蓄えられ
たIm｛WN 0｝とRe｛y2′｝の積が乗算器３により倍
長ビツト数で得られ、この結果は選択回路４を介
してバレルシフタ５により２ビツトシフトダウン
され、この結果1/4Re｛y2′｝Im｛WN 0｝が算術論
理部６を介してレジスタフアイル７の虚数部累算
用レジスタに格納される。これと同時にポインタ
３１によつてアクセスされる読出専用メモリ３０
は第３ステツプで述べた様にRe｛WN 0｝を出力
し、データバス５０を介してレジスタ１に転送さ
れ、また、インデツクスレジスタ２２とベースレ
ジスタ２１との加算器２３による和である２でデ
ータメモリ２０をアクセスし、出力Im｛y2′｝を専
用パスを介してレジスタ２へ転送する。
たIm｛WN 0｝とRe｛y2′｝の積が乗算器３により倍
長ビツト数で得られ、この結果は選択回路４を介
してバレルシフタ５により２ビツトシフトダウン
され、この結果1/4Re｛y2′｝Im｛WN 0｝が算術論
理部６を介してレジスタフアイル７の虚数部累算
用レジスタに格納される。これと同時にポインタ
３１によつてアクセスされる読出専用メモリ３０
は第３ステツプで述べた様にRe｛WN 0｝を出力
し、データバス５０を介してレジスタ１に転送さ
れ、また、インデツクスレジスタ２２とベースレ
ジスタ２１との加算器２３による和である２でデ
ータメモリ２０をアクセスし、出力Im｛y2′｝を専
用パスを介してレジスタ２へ転送する。
第５ステツプではレジスタ１，２に蓄えられた
Re｛WN 0｝とIm｛y2′｝が乗算器３により倍長ビツ
トの積を出力し、これを選択回路４を介し、バレ
ルシフタ５により２ビツトシフトダウンされ、こ
の結果1/4Im｛y2′｝Re｛WN 0｝はステツプ４で述
べたレジスタフアイル７内の虚数部累算レジスタ
の内容と算術論理部６で加算され、虚数部累算レ
ジスタに格納される。よつてレジスタフアイル７
内の虚数部累算レジスタには、 1/4Im｛WN 0｝Re｛y2′｝＋1/4Re｛WN 0｝Im｛y2′｝ が得られ、1/4倍されているもののデータy2′とひ
ねり因子WN 0の積の虚数部が正しく計算されてい
る。
Re｛WN 0｝とIm｛y2′｝が乗算器３により倍長ビツ
トの積を出力し、これを選択回路４を介し、バレ
ルシフタ５により２ビツトシフトダウンされ、こ
の結果1/4Im｛y2′｝Re｛WN 0｝はステツプ４で述
べたレジスタフアイル７内の虚数部累算レジスタ
の内容と算術論理部６で加算され、虚数部累算レ
ジスタに格納される。よつてレジスタフアイル７
内の虚数部累算レジスタには、 1/4Im｛WN 0｝Re｛y2′｝＋1/4Re｛WN 0｝Im｛y2′｝ が得られ、1/4倍されているもののデータy2′とひ
ねり因子WN 0の積の虚数部が正しく計算されてい
る。
第６ステツプではインデツクスレジスタ１２の
内容（この場合０）でアクセスされたデータメモ
リ１０の出力Re｛y0′｝は専用パスを介して選択回
路４を介して、下位ビツトとして０を追加して倍
長データとした後、バレルシフタ５により２ビツ
トシフトダウンし、1/4Re｛y2′｝とした後、算術
論理部６ではレジスタフアイル７内の実数累算レ
ジスタ内の 1/4〔Re｛y2′｝Re｛WN 0｝−Im｛y2′｝Im｛WN 0｝〕 と加算してレジスタフアイル７内の第３のレジス
タに格納する。この結果レジスタフアイル７内の
第３レジスタには 1/4〔Re｛y0′｝＋Re｛y2′｝Re｛WN 0｝ −Im｛y2′｝Im｛WN 0｝〕 が格納されており、1/4倍を除けば正しい０番地
のバタフライの出力つまり式(6)の第１式が計算さ
れていることとなる。
内容（この場合０）でアクセスされたデータメモ
リ１０の出力Re｛y0′｝は専用パスを介して選択回
路４を介して、下位ビツトとして０を追加して倍
長データとした後、バレルシフタ５により２ビツ
トシフトダウンし、1/4Re｛y2′｝とした後、算術
論理部６ではレジスタフアイル７内の実数累算レ
ジスタ内の 1/4〔Re｛y2′｝Re｛WN 0｝−Im｛y2′｝Im｛WN 0｝〕 と加算してレジスタフアイル７内の第３のレジス
タに格納する。この結果レジスタフアイル７内の
第３レジスタには 1/4〔Re｛y0′｝＋Re｛y2′｝Re｛WN 0｝ −Im｛y2′｝Im｛WN 0｝〕 が格納されており、1/4倍を除けば正しい０番地
のバタフライの出力つまり式(6)の第１式が計算さ
れていることとなる。
第７ステツプではインデツクスレジスタ２２の
内容（この場合０）でアクセスされたデータメモ
リ２０の出力Im｛y2′｝は専用パスを介して選択回
路４を介し、下位ビツトとして０を追加して倍長
データとした後、バレルシフタ５により２ビツト
シフトダウンし、1/4Im｛y2′｝とした後、算術論
理部６ではレジスタフアイル７内の虚数部累算レ
ジスタ内の 1/4〔Im｛y2′｝Re｛WN 0｝＋Re｛y2′｝Im｛WN 0｝〕 と加算してレジスタフアイル７内の第４のレジス
タに格納する。この結果レジスタフアイル７内の
第４のレジスタには 1/4〔Im｛y0′｝＋Im｛y2′｝Re｛WN 0｝ ＋Re｛y2′｝Im｛WN 0｝〕 が格納されており、1/4倍を除けば正しい０番地
のバタフライの出力つまり、式(6)の第２式が計算
されている。
内容（この場合０）でアクセスされたデータメモ
リ２０の出力Im｛y2′｝は専用パスを介して選択回
路４を介し、下位ビツトとして０を追加して倍長
データとした後、バレルシフタ５により２ビツト
シフトダウンし、1/4Im｛y2′｝とした後、算術論
理部６ではレジスタフアイル７内の虚数部累算レ
ジスタ内の 1/4〔Im｛y2′｝Re｛WN 0｝＋Re｛y2′｝Im｛WN 0｝〕 と加算してレジスタフアイル７内の第４のレジス
タに格納する。この結果レジスタフアイル７内の
第４のレジスタには 1/4〔Im｛y0′｝＋Im｛y2′｝Re｛WN 0｝ ＋Re｛y2′｝Im｛WN 0｝〕 が格納されており、1/4倍を除けば正しい０番地
のバタフライの出力つまり、式(6)の第２式が計算
されている。
第８ステツプでは第６ステツプと同様インデツ
クスレジスタ１２の内容（この場合０）でアクセ
スされたデータメモリ１０の出力Re｛y0′｝は専用
パスを介して選択回路４を介し、下位ビツトとし
て０を追加して倍長データとした後、バレルシフ
タ５により２ビツトシフトダウンし、1/4Re｛y0′｝
とした後、算術論理部６ではレジスタフアイル内
の実数部累算レジスタ内の 1/4〔Re｛y2′｝Re｛WN 0｝−Im｛y2′｝｛WN 0｝〕 を減算してレジスタフアイル７内の第５のレジス
タに格納する。この結果第５のレジスタには 1/4〔Re｛y0′｝−（Re｛y2′｝Re｛WN 0｝ −Im｛y2′｝Re｛WN 0｝〕 が格納され、1/4倍を除けば正しい２番地のバタ
フライ出力つまり式(6)の第３式が計算されてい
る。
クスレジスタ１２の内容（この場合０）でアクセ
スされたデータメモリ１０の出力Re｛y0′｝は専用
パスを介して選択回路４を介し、下位ビツトとし
て０を追加して倍長データとした後、バレルシフ
タ５により２ビツトシフトダウンし、1/4Re｛y0′｝
とした後、算術論理部６ではレジスタフアイル内
の実数部累算レジスタ内の 1/4〔Re｛y2′｝Re｛WN 0｝−Im｛y2′｝｛WN 0｝〕 を減算してレジスタフアイル７内の第５のレジス
タに格納する。この結果第５のレジスタには 1/4〔Re｛y0′｝−（Re｛y2′｝Re｛WN 0｝ −Im｛y2′｝Re｛WN 0｝〕 が格納され、1/4倍を除けば正しい２番地のバタ
フライ出力つまり式(6)の第３式が計算されてい
る。
第９ステツプでは第７ステツプと同様インデツ
クスレジスタ２２の内容（この場合０）でアクセ
スされたデータメモリ２０の出力Im｛y0′｝は専用
パスを介して選択回路４を介し、下位ビツトとし
て０を追加して倍長データとした後、バレルシフ
タ５により２ビツトシフトダウンし、1/4Im｛y0′｝
とした後、算術論理部６ではレジスタフアイル７
内の虚数部累算レジスタ内の 1/4〔Im｛y2′｝Re｛WN 0｝＋Re｛y2′｝Im｛WN 0｝〕 を減算し、レジスタフアイル７内の第６のレジス
タに格納する。この結果第６のレジスタには 1/4〔Im｛y0′｝−（Im｛y2′｝Re｛WN 0｝ ＋Re｛y2′｝Im｛WN 0｝）〕 が格納されており、1/4をのぞけば正しい２番地
のバタフライの内容つまり式(6)の第４式が計算さ
れている。
クスレジスタ２２の内容（この場合０）でアクセ
スされたデータメモリ２０の出力Im｛y0′｝は専用
パスを介して選択回路４を介し、下位ビツトとし
て０を追加して倍長データとした後、バレルシフ
タ５により２ビツトシフトダウンし、1/4Im｛y0′｝
とした後、算術論理部６ではレジスタフアイル７
内の虚数部累算レジスタ内の 1/4〔Im｛y2′｝Re｛WN 0｝＋Re｛y2′｝Im｛WN 0｝〕 を減算し、レジスタフアイル７内の第６のレジス
タに格納する。この結果第６のレジスタには 1/4〔Im｛y0′｝−（Im｛y2′｝Re｛WN 0｝ ＋Re｛y2′｝Im｛WN 0｝）〕 が格納されており、1/4をのぞけば正しい２番地
のバタフライの内容つまり式(6)の第４式が計算さ
れている。
引きつづくステツプ10，11，12，13は、各々、
ステツプ６，７，８，９で得られたレジスタフア
イル７内の各々のデータを演算バス６０，選択回
路４を介し、バレルシフタ５により１ビツトシフ
トアツプし、算術論理部６を介して各々のレジス
タフアイル７内のレジスタに格納する。この結果
ステツプ６，７，８，９で得られた1/4倍された
答は各々1/2倍された答となり、スケーリングを
含んだFFTの正しい答となつている。
ステツプ６，７，８，９で得られたレジスタフア
イル７内の各々のデータを演算バス６０，選択回
路４を介し、バレルシフタ５により１ビツトシフ
トアツプし、算術論理部６を介して各々のレジス
タフアイル７内のレジスタに格納する。この結果
ステツプ６，７，８，９で得られた1/4倍された
答は各々1/2倍された答となり、スケーリングを
含んだFFTの正しい答となつている。
引きつづくステツプ14，15，16，17ではステツ
プ10，11，12，13で得られた各々の結果を演算バ
ス６０，ビツト位置回路８，ビツト切出回路９を
介してデータバス５０に載せ、各々、インデツク
スレジスタ１２でアクセスされるデータメモリ１
０、インデツクスレジスタ２２でアクセスされる
データメモリ２０、インデツクスレジスタ１２と
ベースレジスタ１１の内容を加算器１３で加算し
た結果でアクセスしたデータメモリ１０、インデ
ツクスレジスタ２２とベースレジスタ２１の内容
を加算器２３で加算した結果でアクセスしたデー
タメモリ２０の各々に転送することで完了する。
プ10，11，12，13で得られた各々の結果を演算バ
ス６０，ビツト位置回路８，ビツト切出回路９を
介してデータバス５０に載せ、各々、インデツク
スレジスタ１２でアクセスされるデータメモリ１
０、インデツクスレジスタ２２でアクセスされる
データメモリ２０、インデツクスレジスタ１２と
ベースレジスタ１１の内容を加算器１３で加算し
た結果でアクセスしたデータメモリ１０、インデ
ツクスレジスタ２２とベースレジスタ２１の内容
を加算器２３で加算した結果でアクセスしたデー
タメモリ２０の各々に転送することで完了する。
第２図のFFTフローにおける２段目の第１バ
タフライグループ中の第２のバタフライの演算を
行なうには、上記ステツプ１よりステツプ17と本
質点に同じ演算を行うが、ひねり因子がWN 0より
WN 2へ、またバタフライの入出力アドレスが各々
１ずつ加わるため、ステツプ１に先立ち、次のス
テツプを追加する必要がある。
タフライグループ中の第２のバタフライの演算を
行なうには、上記ステツプ１よりステツプ17と本
質点に同じ演算を行うが、ひねり因子がWN 0より
WN 2へ、またバタフライの入出力アドレスが各々
１ずつ加わるため、ステツプ１に先立ち、次のス
テツプを追加する必要がある。
追加ステツプ：インデツクスレジスタ１２，２
２を各々＋１行い、ポインタ３１を＋22歩進行
う。
２を各々＋１行い、ポインタ３１を＋22歩進行
う。
このステツプを追加したことにより、インデツ
クスレジスタ１２，２２でアクセスされるデータ
メモリ１０，２０のアドレスは各々１であり、ま
た、インデツクスレジスタ１２，２２とベースレ
ジスタ１１，２１の内容を加算器１３，２３で加
算して得られるデータメモリ１０，２０のアドレ
スは各々３となり、正しいバタフライの入出力ア
ドレスを与えている。
クスレジスタ１２，２２でアクセスされるデータ
メモリ１０，２０のアドレスは各々１であり、ま
た、インデツクスレジスタ１２，２２とベースレ
ジスタ１１，２１の内容を加算器１３，２３で加
算して得られるデータメモリ１０，２０のアドレ
スは各々３となり、正しいバタフライの入出力ア
ドレスを与えている。
また、ひねり因子はWN 0よりWN 2へ変るが、最
初のバタフライの計算時のステツプ３でポインタ
３１の値は読出専用メモリ３０に蓄えられたRe
｛WN 0｝をアクセスすべく０となつており、WN 2
の実数部のアドレスは第５図より明らかな様に４
番地となるので、ポインタ３１の２つの巾乗歩進
機能を用いて＋22歩進し、正しい４番地のアドレ
スを生成している。
初のバタフライの計算時のステツプ３でポインタ
３１の値は読出専用メモリ３０に蓄えられたRe
｛WN 0｝をアクセスすべく０となつており、WN 2
の実数部のアドレスは第５図より明らかな様に４
番地となるので、ポインタ３１の２つの巾乗歩進
機能を用いて＋22歩進し、正しい４番地のアドレ
スを生成している。
以下、前述したバタフライのステツプ１よりス
テツプ17はメモリアドレスが全てレジスタ１１，
１２，２１，２２，３１による間接アドレス指定
で実行されるため、正しい第２バタフライの演算
が実行できる。
テツプ17はメモリアドレスが全てレジスタ１１，
１２，２１，２２，３１による間接アドレス指定
で実行されるため、正しい第２バタフライの演算
が実行できる。
第２図のFFTフローにおける２段目の第１バ
タフライグループの第２バタフライ演算が終了し
た後、第２バタフライグループの第１バタフライ
演算を行うためには、基本的には第１バタフライ
グループの第１バタフライを実行するステツプ１
よりステツプ17までと同一であるが、ひねり因子
がWN 0へ戻ること、及び、バタフライ入出力アド
レスが３ずつ増加するため、次の２つのステツプ
を第１バタフライグループの第１バタフライ演算
のためのステツプ１より17までに先立つて必要と
する。
タフライグループの第２バタフライ演算が終了し
た後、第２バタフライグループの第１バタフライ
演算を行うためには、基本的には第１バタフライ
グループの第１バタフライを実行するステツプ１
よりステツプ17までと同一であるが、ひねり因子
がWN 0へ戻ること、及び、バタフライ入出力アド
レスが３ずつ増加するため、次の２つのステツプ
を第１バタフライグループの第１バタフライ演算
のためのステツプ１より17までに先立つて必要と
する。
追加ステツプ１：インデツクスレジスタ１２及び
２２の内容（この場合各々１）とベースレジス
タ１１及び２１の内容（この場合は２）を加算
器１３及び２３で各々加算を行い、加算結果を
インデツクスレジスタ１２及び２２へ格納する
とともにポインタ３１にゼロをセツトする。
２２の内容（この場合各々１）とベースレジス
タ１１及び２１の内容（この場合は２）を加算
器１３及び２３で各々加算を行い、加算結果を
インデツクスレジスタ１２及び２２へ格納する
とともにポインタ３１にゼロをセツトする。
追加ステツプ２：インデツクスレジスタ１２及び
２２を＋１ずつインクリメントする。
２２を＋１ずつインクリメントする。
以上の追加ステツプによりインデツクスレジス
タ１２及び２２の値は４となり、第２バタフライ
グループの最初のバタフライの正しい入出力デー
タアドレスを示す。また、ポインタ３１もゼロに
セツトされるため、読出専用メモリ３０の出力も
正しいひねり因子WN 0を発生する。
タ１２及び２２の値は４となり、第２バタフライ
グループの最初のバタフライの正しい入出力デー
タアドレスを示す。また、ポインタ３１もゼロに
セツトされるため、読出専用メモリ３０の出力も
正しいひねり因子WN 0を発生する。
このため、これ等の追加ステツプ以降第１バタ
フライグループの計算と同一のステツプをくり返
せば良い。
フライグループの計算と同一のステツプをくり返
せば良い。
第２のFFTフローの第２段目が終了して第３
段目に移るときは、２つのバタフライ入出力アド
レスの差が２より４に変わりひねり因子もWN 0と
WN 2だけでなくWN 0，WN 1，WN 2，WN 3が必要と
なる。このため、第２段目の最終バタフライグル
ープの最終バタフライ演算が終つた時点で、第３
段目バタフライグループの最初のバタフライ演算
を始める前に次の追加ステツプを設ければよい。
段目に移るときは、２つのバタフライ入出力アド
レスの差が２より４に変わりひねり因子もWN 0と
WN 2だけでなくWN 0，WN 1，WN 2，WN 3が必要と
なる。このため、第２段目の最終バタフライグル
ープの最終バタフライ演算が終つた時点で、第３
段目バタフライグループの最初のバタフライ演算
を始める前に次の追加ステツプを設ければよい。
追加ステツプ１：インデツクスレジスタ１２，２
２にゼロをロードする。
２にゼロをロードする。
追加ステツプ２：ベースレジスタ１１，２１に４
をロードする。
をロードする。
追加ステツプ３：ポインタ３１の２の巾乗歩進機
能を21に設定する。
能を21に設定する。
追加ステツプ１，２により第３段目の最初のバ
タフライの入出力アドレスが設定され、追加ステ
ツプ３によりひねり因子の増分が設定できたた
め、以降のステツプは第２図の第２段目の第１バ
タフライグループの処理と同一である。ただし、
第３段目はバタフライグループが１個で４バタフ
ライあるため、連続する４個のバタフライは第２
段目の第１バタフライグループのバタフライ演算
を４回連続して行なうだけで良い。
タフライの入出力アドレスが設定され、追加ステ
ツプ３によりひねり因子の増分が設定できたた
め、以降のステツプは第２図の第２段目の第１バ
タフライグループの処理と同一である。ただし、
第３段目はバタフライグループが１個で４バタフ
ライあるため、連続する４個のバタフライは第２
段目の第１バタフライグループのバタフライ演算
を４回連続して行なうだけで良い。
なお、バタフライ演算のステツプの説明におい
て、ステツプ６，７，８，９は算術論理部にオー
バーフロー発生時にオーバーフローした極性方向
の最大値に置き換えるサチユレーシヨンロジツク
が設けられている場合には不要となり、その代わ
りにバレルシフタのシフト量を最初から１ビツト
シフトダウンとしておけば良い。またステツプ
10，11，12，13は単なるデータ転送だけであるた
め、バタフライグループからバタフライグループ
への移動に伴う追加ステツプをこれ等のステツプ
に埋めむことも可能である。
て、ステツプ６，７，８，９は算術論理部にオー
バーフロー発生時にオーバーフローした極性方向
の最大値に置き換えるサチユレーシヨンロジツク
が設けられている場合には不要となり、その代わ
りにバレルシフタのシフト量を最初から１ビツト
シフトダウンとしておけば良い。またステツプ
10，11，12，13は単なるデータ転送だけであるた
め、バタフライグループからバタフライグループ
への移動に伴う追加ステツプをこれ等のステツプ
に埋めむことも可能である。
第６図は第１図のビツト位置回路８の一例であ
る。このビツト位置回路は双方向ドライバ２０
０、単方向ドライバ２０１、選択回路２０２、イ
ンバータ２０３、入出力方向指示端子２０４、ビ
ツト逆順指定端子２０５、結合端子２１０〜２１
７，２２０〜２２７から構成されており、端子２
２０より２２７までの８本の端子に８ビツトで示
されるデータの各々のビツト情報が加えられ、下
位４ビツトをビツト逆順に並べ換え、端子２１０
より端子２１７までに伝えるもので、端子２１０
〜２１７までのデータを端子２０４に加えられる
信号により端子２２０〜２２７へ伝えることがで
きる様になつている。また、第６図の双方向ドラ
イバ２００及び単方向ドライバ２０１は1985年テ
キサスインスツルメンツ社発行の“ザ・バイポー
ラ・デジタル・インテグレーテツド・サーキツ
ツ・データ・ブツク・TTL／インターフエー
ス・サーキツツ（The Bipolar Digital
Integrated Circuits Data Book TTL／
Interface Circuits）”の７−330頁〜７−331頁記
載のICが、選択回路２０２は同文献の７−162頁
〜７−166頁記載のICが、インバータ２０３は同
文献の６−２頁〜６−３頁記載のICが利用でき
る。
る。このビツト位置回路は双方向ドライバ２０
０、単方向ドライバ２０１、選択回路２０２、イ
ンバータ２０３、入出力方向指示端子２０４、ビ
ツト逆順指定端子２０５、結合端子２１０〜２１
７，２２０〜２２７から構成されており、端子２
２０より２２７までの８本の端子に８ビツトで示
されるデータの各々のビツト情報が加えられ、下
位４ビツトをビツト逆順に並べ換え、端子２１０
より端子２１７までに伝えるもので、端子２１０
〜２１７までのデータを端子２０４に加えられる
信号により端子２２０〜２２７へ伝えることがで
きる様になつている。また、第６図の双方向ドラ
イバ２００及び単方向ドライバ２０１は1985年テ
キサスインスツルメンツ社発行の“ザ・バイポー
ラ・デジタル・インテグレーテツド・サーキツ
ツ・データ・ブツク・TTL／インターフエー
ス・サーキツツ（The Bipolar Digital
Integrated Circuits Data Book TTL／
Interface Circuits）”の７−330頁〜７−331頁記
載のICが、選択回路２０２は同文献の７−162頁
〜７−166頁記載のICが、インバータ２０３は同
文献の６−２頁〜６−３頁記載のICが利用でき
る。
以下図面を参照しながら第６図を説明する。端
子２２０から２２７に加えられたデータをビツト
反転せずに端子２１０から端子２１７へ伝えるに
は端子２０４に“Ｌ”を加え、端子２０５に
“Ｌ”を加える。この時端子２２４から端子２２
７までの信号は双方向ドライバ２００を介して
各々端子２１４より端子２１７に伝えられ、ま
た、端子２２０より端子２２３までの信号は選択
回路２０２によりそのままの順で端子２１０より
端子２１３に伝わる。この時端子２０４からの信
号はインバータ２０３により“Ｌ”を伝え単方向
ドライバ２０１は出力を禁止している。
子２２０から２２７に加えられたデータをビツト
反転せずに端子２１０から端子２１７へ伝えるに
は端子２０４に“Ｌ”を加え、端子２０５に
“Ｌ”を加える。この時端子２２４から端子２２
７までの信号は双方向ドライバ２００を介して
各々端子２１４より端子２１７に伝えられ、ま
た、端子２２０より端子２２３までの信号は選択
回路２０２によりそのままの順で端子２１０より
端子２１３に伝わる。この時端子２０４からの信
号はインバータ２０３により“Ｌ”を伝え単方向
ドライバ２０１は出力を禁止している。
次に端子２０５に“Ｈ”を加えた場合を説明す
る。この時、端子２２４より端子２２７までの信
号は前充した様に双方向ドライバ２００を介して
端子２１４より端子２１７へ伝えられる。一方端
子２１０より端子２１３までの信号は選択回路２
０２の入力側で端子２１３からの信号をLSBに
くる様ビツト順反転して接続されており、端子２
０５が“Ｈ”であるためにビツト反転した入力側
が選ばれ端子２１０より端子２１３には端子２２
０より端子２２３までの信号がビツト反転して伝
えられる。さらに端子２０４を“Ｈ”にするとイ
ンバータ２０３により選択回路２０２は出力を禁
止され、双方向ドライバ２００，単方向ドライバ
２０１共に端子２２０〜２２７方向に開かれるた
め、端子２１０より２１７までの信号が端子２２
０より２２７へ伝えられる。
る。この時、端子２２４より端子２２７までの信
号は前充した様に双方向ドライバ２００を介して
端子２１４より端子２１７へ伝えられる。一方端
子２１０より端子２１３までの信号は選択回路２
０２の入力側で端子２１３からの信号をLSBに
くる様ビツト順反転して接続されており、端子２
０５が“Ｈ”であるためにビツト反転した入力側
が選ばれ端子２１０より端子２１３には端子２２
０より端子２２３までの信号がビツト反転して伝
えられる。さらに端子２０４を“Ｈ”にするとイ
ンバータ２０３により選択回路２０２は出力を禁
止され、双方向ドライバ２００，単方向ドライバ
２０１共に端子２２０〜２２７方向に開かれるた
め、端子２１０より２１７までの信号が端子２２
０より２２７へ伝えられる。
第７図は第１図のビツト切出回路９の一例であ
る。このビツト切出回路は、選択回路３００，３
０１、切出力指定端子３０２、挿入指定端子３０
３、切出／挿入端子３０４、インバータ３０５、
端子３１０〜３１３、端子３２０〜３２７から構
成される。選択回路３００，３０１は第６図の選
択回路２０２と同じICが利用できる。
る。このビツト切出回路は、選択回路３００，３
０１、切出力指定端子３０２、挿入指定端子３０
３、切出／挿入端子３０４、インバータ３０５、
端子３１０〜３１３、端子３２０〜３２７から構
成される。選択回路３００，３０１は第６図の選
択回路２０２と同じICが利用できる。
まず、端子３２０より端子３２７に加えられた
８ビツトデータの上位８ビツトを端子３１０より
端子３１３に伝える場合を考える。この時、端子
３０４より加えられた“１”信号により選択回路
３０１は出力を禁止され、かつ、端子３０４より
加えられた“Ｌ”信号インバータ３０５により
“Ｈ”に変えられて選択回路３００に伝えられ、
出力を許可される。この時端子３０２に“Ｈ”が
加えられると、端子３２４より３２７までの信号
が端子３１０より３１３に伝えられる。
８ビツトデータの上位８ビツトを端子３１０より
端子３１３に伝える場合を考える。この時、端子
３０４より加えられた“１”信号により選択回路
３０１は出力を禁止され、かつ、端子３０４より
加えられた“Ｌ”信号インバータ３０５により
“Ｈ”に変えられて選択回路３００に伝えられ、
出力を許可される。この時端子３０２に“Ｈ”が
加えられると、端子３２４より３２７までの信号
が端子３１０より３１３に伝えられる。
端子３０４に加えられた信号をそのままにして
おき、端子３０２に加えられる信号を“Ｌ”とす
ると、端子３２０より３２３までの信号が選択回
路３００により選択され、端子３１０より３１３
へ伝えられる。
おき、端子３０２に加えられる信号を“Ｌ”とす
ると、端子３２０より３２３までの信号が選択回
路３００により選択され、端子３１０より３１３
へ伝えられる。
次に端子３０４に“Ｈ”を加えるとインバータ
３０５により選択回路３００には“Ｌ”が伝えら
れ出力を禁止される。反対に、選択回路３０１に
は“Ｈ”が伝えられるため出力が許可される。
３０５により選択回路３００には“Ｌ”が伝えら
れ出力を禁止される。反対に、選択回路３０１に
は“Ｈ”が伝えられるため出力が許可される。
いま、端子３０３に“Ｈ”を加えると選択回路
３０１は端子３１０より３１３までの信号の下位
４ビツトにゼロを加えた入力を選択するため、端
子３２０よる３２３まではゼロが、端子３２４よ
り３２７までの端子３１０より３１３までの信号
が伝わる。
３０１は端子３１０より３１３までの信号の下位
４ビツトにゼロを加えた入力を選択するため、端
子３２０よる３２３まではゼロが、端子３２４よ
り３２７までの端子３１０より３１３までの信号
が伝わる。
次に端子３０３に“Ｌ”を加えると選択回路３
０１は他方の入力信号を選択するため、端子３２
０より３２３までの端子３１０より３１３までの
信号が、端子３２４より３２７まではゼロが伝わ
る。
０１は他方の入力信号を選択するため、端子３２
０より３２３までの端子３１０より３１３までの
信号が、端子３２４より３２７まではゼロが伝わ
る。
第８図は第１図のポインタ３１の一例である。
このポインタは出力レジスタ４００，加算器４０
１，選択回路４０２，レジスタ４０３，アンドゲ
ート４０４，出力端子４１０，バス接続端子４２
０，データロード端子４０５から構成されてい
る。レジスタ４００，４０３は第１図のレジスタ
１，２と同じICが、また加算器４０１は第１図
の加算器１３と同じICが、選択回路４０２は第
１図の選択回路４と同じICが利用できる。
このポインタは出力レジスタ４００，加算器４０
１，選択回路４０２，レジスタ４０３，アンドゲ
ート４０４，出力端子４１０，バス接続端子４２
０，データロード端子４０５から構成されてい
る。レジスタ４００，４０３は第１図のレジスタ
１，２と同じICが、また加算器４０１は第１図
の加算器１３と同じICが、選択回路４０２は第
１図の選択回路４と同じICが利用できる。
まず、ポインタにバスの内容をロードする時は
選択回路４０２はバス接続端子４２０からの信号
を選択し加算器４０１に伝える。この時端子４０
５は“Ｌ”となつており、アンドゲート４０４は
閉となつており、このため、加算器４０１は選択
回路４０２の出力とアンドゲート４０４の出力
“０”を加算してレジスタ４００に伝える。よつ
て出力端子４１０にはバス接続端子４２０の値が
現れる。
選択回路４０２はバス接続端子４２０からの信号
を選択し加算器４０１に伝える。この時端子４０
５は“Ｌ”となつており、アンドゲート４０４は
閉となつており、このため、加算器４０１は選択
回路４０２の出力とアンドゲート４０４の出力
“０”を加算してレジスタ４００に伝える。よつ
て出力端子４１０にはバス接続端子４２０の値が
現れる。
次に＋１演算について述べる。この時端子４０
５は“Ｈ”となり加算器４０１にはレジスタ４０
０の値が伝えられる。また選択回路４０２は＋１
入力を選択しており、この結果、加算器４０１は
レジスタ４００の値に＋１した値を出力し、これ
がレジスタ４００に加えられるため、レジスタ４
００の出力は先程までの値に＋１されたものが出
力される。
５は“Ｈ”となり加算器４０１にはレジスタ４０
０の値が伝えられる。また選択回路４０２は＋１
入力を選択しており、この結果、加算器４０１は
レジスタ４００の値に＋１した値を出力し、これ
がレジスタ４００に加えられるため、レジスタ４
００の出力は先程までの値に＋１されたものが出
力される。
次に−１歩進について述べる。この時もアンド
ゲート４０４は開となつており加算器４０１にレ
ジスタ４００の値を伝えている。また選択回路４
０２は−１を選択し、加算器４０１に伝えている
ため加算器４０１の出力は先程までのレジスタ４
００の値に−１された値となり、これが新しくレ
ジスタ４００にセツトされ、端子４１０より出力
される。
ゲート４０４は開となつており加算器４０１にレ
ジスタ４００の値を伝えている。また選択回路４
０２は−１を選択し、加算器４０１に伝えている
ため加算器４０１の出力は先程までのレジスタ４
００の値に−１された値となり、これが新しくレ
ジスタ４００にセツトされ、端子４１０より出力
される。
次に２の巾乗歩進について述べる。この時まず
始めに２の巾乗の値をまずバスより端子４２０を
介してレジスタ４０３に設定しておく。この値は
今2nとすると、選択回路４０２はレジスタ４０３
の内容2nを選択し、加算器４０１に伝える。アン
ドゲート４０４はこの場合も開であり、レジスタ
４００の値を加算器４０１に伝えている。このた
め、加算器４０１は先程までのレジスタ４００の
値に2nを加えた値を出力し、これが新しくレジス
タ４００にセツトされ、端子４１０より出力され
る。
始めに２の巾乗の値をまずバスより端子４２０を
介してレジスタ４０３に設定しておく。この値は
今2nとすると、選択回路４０２はレジスタ４０３
の内容2nを選択し、加算器４０１に伝える。アン
ドゲート４０４はこの場合も開であり、レジスタ
４００の値を加算器４０１に伝えている。このた
め、加算器４０１は先程までのレジスタ４００の
値に2nを加えた値を出力し、これが新しくレジス
タ４００にセツトされ、端子４１０より出力され
る。
以上の様に本発明に従えば、FFTのデータに
対するアドレス演算とひねり因子に対するアドレ
ス演算を連続的に発生できるだけでなく、倍長デ
ータでの演算を行うために高精度な処理が可能と
なる。
対するアドレス演算とひねり因子に対するアドレ
ス演算を連続的に発生できるだけでなく、倍長デ
ータでの演算を行うために高精度な処理が可能と
なる。
特に信号処理においてはデータ長が24ビツトな
いし32ビツトで必要なものも多く、これ対し、メ
モリ容量は１チツプLSI化を考えると高々1024語
程度であるから、アドレス生成用に用いる分散さ
れた加算器も小さくて良く小型低消費電力シグナ
ルプロセツサを実現することができる。
いし32ビツトで必要なものも多く、これ対し、メ
モリ容量は１チツプLSI化を考えると高々1024語
程度であるから、アドレス生成用に用いる分散さ
れた加算器も小さくて良く小型低消費電力シグナ
ルプロセツサを実現することができる。
第１図は本発明の一実施例を示す図、第２図は
信号処理の一例を示す図、第３図は第２図の一部
を説明するための図、第４図は第２図の他の一部
を説明するための図、第５図は読出専用メモリの
アドレスと内容を示す図、第６図は第１図のビツ
ト位置回路の一例を示す図、第７図は第１図のビ
ツト切出回路の一例を示す図、第８図は第１図の
ポインタの一例を示す図である。 １，２……レジスタ、３……乗算器、４……選
択回路、５……バレルシフタ、６……算術論理
部、７……レジスタフアイル、８……ビツト位置
回路、９……ビツト切出回路、１０，２０……デ
ータメモリ、１１，２１……ベースレジスタ、１
２，２２……インデツクスレジスタ、１３，２３
……加算器、３０……読出専用メモリ、３１……
ポインタ、４０……入出力ポート、５０……デー
タバス、６０……演算バス。
信号処理の一例を示す図、第３図は第２図の一部
を説明するための図、第４図は第２図の他の一部
を説明するための図、第５図は読出専用メモリの
アドレスと内容を示す図、第６図は第１図のビツ
ト位置回路の一例を示す図、第７図は第１図のビ
ツト切出回路の一例を示す図、第８図は第１図の
ポインタの一例を示す図である。 １，２……レジスタ、３……乗算器、４……選
択回路、５……バレルシフタ、６……算術論理
部、７……レジスタフアイル、８……ビツト位置
回路、９……ビツト切出回路、１０，２０……デ
ータメモリ、１１，２１……ベースレジスタ、１
２，２２……インデツクスレジスタ、１３，２３
……加算器、３０……読出専用メモリ、３１……
ポインタ、４０……入出力ポート、５０……デー
タバス、６０……演算バス。
Claims (1)
- 【特許請求の範囲】 １ 各々に２組の±１歩進可能なレジスタが設け
られ、前記２組のレジスタのどちらか一方の内容
もしくは前記２組のレジスタの加算内容でアドレ
ス指定でき、前記加算内容を前記２組のレジスタ
のうちの一方のレジスタに格納できる第１及び第
２のメモリよりなる２組のメモリと、 前記２組のメモリの各々の出力を被乗数及び乗
数入力端子に接続し、被乗数及び乗数データの語
長の倍語長の乗算結果を出力する乗算器と、 前記２組のメモリの各々にデータを供給あるい
は前記２組のメモリの各々からデータを供給する
データバスと、 前記２組のメモリの出力の各々の最下位ビツト
以下に複数のゼロビツトを付加して倍語長とした
データ，前記データバス上のデータの最下位ビツ
ト以下に複数のゼロビツトを付加して倍語長とし
たデータ，前記乗算器の倍語長データ，及び後記
倍語長演算バス上のデータのうちいずれか１つを
選択する選択回路と、 前記選択回路の倍語長出力に対し多ビツト桁シ
フトを行うシフタと、 前記シフタの内容と後記レジスタ群の出力に対
し倍語長の算術論理演算を行う演算回路と、 前記演算回路の倍語長出力を一時記憶するレジ
スタ群と、 前記レジスタ群の出力を前記選択回路へ伝える
倍語長演算バスと、 前記倍語長演算バスの下位複数ビツトの順番を
ビツトの重みが逆となるデータと前記倍語長演算
バスの内容データとのいずれか一方を選択して前
記演算回路へ伝えるビツト位置回路と、 前記倍語長演算バスの上位語長分のデータもし
くは下位語長分のデータのいずれか一方を前記デ
ータバスへ伝える切出回路と、 ±１及び２の巾乗歩進できるレジスタによりア
ドレス指定され、前記データバスを介して前記乗
算器にデータを供給する第３のメモリと、 を備えることを特徴とするシグナルプロセツサ。 ２ 特許請求の範囲第１項に記載のシグナルプロ
セツサにおいて、前記２組のメモリに各々設けら
れた前記２組のレジスタのうち、いずれか一方を
下位複数ビツトだけを歩進できる様にしたことを
特徴とするシグナルプロセツサ。 ３ 特許請求の範囲第１項または第２項に記載の
シグナルプロセツサにおいて、全体が１チツプ大
規模集積回路で構成されていることを特徴とする
シグナルプロセツサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016697A JPS62175866A (ja) | 1986-01-30 | 1986-01-30 | シグナルプロセツサ |
| US07/008,684 US4899301A (en) | 1986-01-30 | 1987-01-29 | Signal processor for rapidly calculating a predetermined calculation a plurality of times to typically carrying out FFT or inverse FFT |
| EP19870101216 EP0238807A3 (en) | 1986-01-30 | 1987-01-29 | Signal processor for rapidly executing a predetermined calculation a plurality of times for typically carrying out fft or inverse fft |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016697A JPS62175866A (ja) | 1986-01-30 | 1986-01-30 | シグナルプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62175866A JPS62175866A (ja) | 1987-08-01 |
| JPH04307B2 true JPH04307B2 (ja) | 1992-01-07 |
Family
ID=11923487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61016697A Granted JPS62175866A (ja) | 1986-01-30 | 1986-01-30 | シグナルプロセツサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4899301A (ja) |
| EP (1) | EP0238807A3 (ja) |
| JP (1) | JPS62175866A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE131948T1 (de) * | 1987-08-21 | 1996-01-15 | Commw Scient Ind Res Org | Transformationsverarbeitungsschaltung |
| US5093801A (en) * | 1990-07-06 | 1992-03-03 | Rockwell International Corporation | Arrayable modular FFT processor |
| US5038311A (en) * | 1990-08-10 | 1991-08-06 | General Electric Company | Pipelined fast fourier transform processor |
| JPH05158967A (ja) * | 1991-12-05 | 1993-06-25 | Nec Corp | 計算機システム |
| US5845093A (en) * | 1992-05-01 | 1998-12-01 | Sharp Microelectronics Technology, Inc. | Multi-port digital signal processor |
| JPH0620034A (ja) * | 1992-07-02 | 1994-01-28 | Nec Corp | 画像処理用アドレス生成回路 |
| SE507529C2 (sv) * | 1996-10-21 | 1998-06-15 | Ericsson Telefon Ab L M | Anordning och förfarande vid beräkning av FFT |
| DE69837299T2 (de) | 1997-01-22 | 2007-06-28 | Matsushita Electric Industrial Co., Ltd., Kadoma | System und Verfahren zur schnellen Fourier-Transformation |
| US6477554B1 (en) | 1999-09-17 | 2002-11-05 | Globespanvirata, Inc. | Circuit and method for computing a fast fourier transform |
| US6557096B1 (en) | 1999-10-25 | 2003-04-29 | Intel Corporation | Processors with data typer and aligner selectively coupling data bits of data buses to adder and multiplier functional blocks to execute instructions with flexible data types |
| US6760741B1 (en) * | 2000-06-05 | 2004-07-06 | Corage Ltd. | FFT pointer mechanism for FFT memory management |
| EP1162547A3 (en) * | 2000-06-05 | 2003-09-03 | DSP Group Ltd. | In-Place Memory Management for FFT |
| US7062523B1 (en) * | 2000-08-01 | 2006-06-13 | Analog Devices, Inc. | Method for efficiently computing a fast fourier transform |
| US20030212721A1 (en) * | 2002-05-07 | 2003-11-13 | Infineon Technologies Aktiengesellschaft | Architecture for performing fast fourier transforms and inverse fast fourier transforms |
| KR100518797B1 (ko) * | 2004-01-07 | 2005-10-05 | 삼성전자주식회사 | 처리속도가 향상된 고속 퓨리에 변환 장치 및 그의 처리방법 |
| KR100762281B1 (ko) * | 2005-12-08 | 2007-10-01 | 한국전자통신연구원 | 고속 푸리에 변환 시스템의 메모리 주소 생성 방법 및 그를이용한 트위들 팩터 생성 장치 |
| US20080071848A1 (en) * | 2006-09-14 | 2008-03-20 | Texas Instruments Incorporated | In-Place Radix-2 Butterfly Processor and Method |
| US8200729B2 (en) * | 2006-10-25 | 2012-06-12 | Agilent Technologies, Inc. | Efficient implementation of filters for MIMO fading |
| US20090172062A1 (en) * | 2007-12-31 | 2009-07-02 | Broadcom Corporation | Efficient fixed-point implementation of an fft |
| US8572149B2 (en) * | 2009-03-28 | 2013-10-29 | Qualcomm Incorporated | Apparatus and methods for dynamic data-based scaling of data such as staged fast fourier transform (FFT) while enhancing performance |
| CN114585997A (zh) * | 2019-10-25 | 2022-06-03 | 株式会社半导体能源研究所 | 运算电路、半导体装置及电子设备 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4075630A (en) * | 1976-09-01 | 1978-02-21 | Raytheon Company | Signal processor |
| US4138730A (en) * | 1977-11-07 | 1979-02-06 | Communications Satellite Corporation | High speed FFT processor |
| US4541048A (en) * | 1978-10-06 | 1985-09-10 | Hughes Aircraft Company | Modular programmable signal processor |
| US4266279A (en) * | 1979-03-29 | 1981-05-05 | Motorola, Inc. | Memory system for a Doppler radar incorporating a fast Fourier transform computer |
| GB2084362B (en) * | 1980-09-19 | 1984-07-11 | Solartron Electronic Group | Apparatus for performing the discrete fourier transform |
| US4587626A (en) * | 1981-10-13 | 1986-05-06 | Trw Inc. | Sum and difference conjugate discrete Fourier transform |
| JPS59103169A (ja) * | 1982-12-03 | 1984-06-14 | Matsushita Electric Ind Co Ltd | デジタル信号処理装置 |
-
1986
- 1986-01-30 JP JP61016697A patent/JPS62175866A/ja active Granted
-
1987
- 1987-01-29 US US07/008,684 patent/US4899301A/en not_active Expired - Lifetime
- 1987-01-29 EP EP19870101216 patent/EP0238807A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62175866A (ja) | 1987-08-01 |
| US4899301A (en) | 1990-02-06 |
| EP0238807A3 (en) | 1991-03-20 |
| EP0238807A2 (en) | 1987-09-30 |
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