JPH0620034A - 画像処理用アドレス生成回路 - Google Patents
画像処理用アドレス生成回路Info
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- JPH0620034A JPH0620034A JP4175113A JP17511392A JPH0620034A JP H0620034 A JPH0620034 A JP H0620034A JP 4175113 A JP4175113 A JP 4175113A JP 17511392 A JP17511392 A JP 17511392A JP H0620034 A JPH0620034 A JP H0620034A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/43—Hardware specially adapted for motion estimation or compensation
- H04N19/433—Hardware specially adapted for motion estimation or compensation characterised by techniques for memory access
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
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- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
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Abstract
(57)【要約】
【目的】メモリアクセス時のアドレス生成に関し、リア
ルタイム画像処理のような高速メモリアクセスかつ複雑
なアドレスパターンの生成を必要とする場合に、命令処
理に伴うアドレス生成時間のオーバヘッドを防ぐ。 【構成】アドレス生成を、第１アドレス計算手段と第２
アドレス計算手段との２つの階層的処理部に分けて、パ
イプライン的な並列処理をさせる。第１アドレス計算手
段は、プログラムで制御し、マクロブロックの先頭アド
レスを計算する。命令メモリ１０１にプログラムを記憶
し、データメモリ１０２またデータファイルメモリ１０
３には、計算に必要な各アドレス移動量を記憶してい
る。第２アドレス計算手段は、第１アドレス計算手段で
求めたアドレスを基に、マクロブロック内部のアドレス
計算を、シーケンス制御部１０６が管理する専用ハード
ウェアで行う。
ルタイム画像処理のような高速メモリアクセスかつ複雑
なアドレスパターンの生成を必要とする場合に、命令処
理に伴うアドレス生成時間のオーバヘッドを防ぐ。 【構成】アドレス生成を、第１アドレス計算手段と第２
アドレス計算手段との２つの階層的処理部に分けて、パ
イプライン的な並列処理をさせる。第１アドレス計算手
段は、プログラムで制御し、マクロブロックの先頭アド
レスを計算する。命令メモリ１０１にプログラムを記憶
し、データメモリ１０２またデータファイルメモリ１０
３には、計算に必要な各アドレス移動量を記憶してい
る。第２アドレス計算手段は、第１アドレス計算手段で
求めたアドレスを基に、マクロブロック内部のアドレス
計算を、シーケンス制御部１０６が管理する専用ハード
ウェアで行う。
Description
【０００１】
【産業上の利用分野】本発明は、連続的に矩形領域のメ
モリアクセスを実行する画像処理用アドレス生成回路に
関する。
モリアクセスを実行する画像処理用アドレス生成回路に
関する。
【０００２】
【従来の技術】動き補償フレーム間予測、離散コサイン
変換（ＤＣＴ）などの画像符号化復号化のアルゴリズム
では、矩形領域（８×８画素、１６×１６画素）が１つ
の処理単位となっている。ＩＳＯ標準化活動グループで
あるＭＰＥＧ（ＭｏｖｉｎｇＰｉｃｔｕｒｅ Ｅｘｐｅ
ｒｔｓ Ｇｒｏｕｐ）においては、１６×１６画素の矩
形領域をマクロブロック、８×８画素の矩形領域をブロ
ックと呼んでいる。
変換（ＤＣＴ）などの画像符号化復号化のアルゴリズム
では、矩形領域（８×８画素、１６×１６画素）が１つ
の処理単位となっている。ＩＳＯ標準化活動グループで
あるＭＰＥＧ（ＭｏｖｉｎｇＰｉｃｔｕｒｅ Ｅｘｐｅ
ｒｔｓ Ｇｒｏｕｐ）においては、１６×１６画素の矩
形領域をマクロブロック、８×８画素の矩形領域をブロ
ックと呼んでいる。
【０００３】通常の画像処理では、２次元空間に広がる
画素の集合を１次元のメモリアドレス空間に割り当てる
必要がある。この場合、画素のラスタスキャンの順に１
次元メモリアドレスの割り当てる方法が行われることが
多い。連続的な矩形領域のアドレス生成とは、そのよう
な１次元メモリアドレスの割当を前提として、図３に示
すようなパターンでアドレス値を読み出していくことで
ある。
画素の集合を１次元のメモリアドレス空間に割り当てる
必要がある。この場合、画素のラスタスキャンの順に１
次元メモリアドレスの割り当てる方法が行われることが
多い。連続的な矩形領域のアドレス生成とは、そのよう
な１次元メモリアドレスの割当を前提として、図３に示
すようなパターンでアドレス値を読み出していくことで
ある。
【０００４】従来のアドレス生成方法は、（１）汎用プ
ロセッサ、もしくは、信号処理プロセッサ（ＤＳＰ）を
用いてプログラムの実行によりアドレスをソフトウェア
で生成する方法と（２）上記のようなシーケンスを制御
する回路を構成し、専用ハードウェアでアドレスを生成
する方法、及び、（３）（１）と（２）の混在型の３通
りがある。
ロセッサ、もしくは、信号処理プロセッサ（ＤＳＰ）を
用いてプログラムの実行によりアドレスをソフトウェア
で生成する方法と（２）上記のようなシーケンスを制御
する回路を構成し、専用ハードウェアでアドレスを生成
する方法、及び、（３）（１）と（２）の混在型の３通
りがある。
【０００５】図４は、従来のソフトウェア・ハードウェ
ア混在のアドレス生成回路の一例で、電子情報通信学会
の技術研究報告ＣＡＳ８６−２２５「実時間動画処理用
プロセッサ（ＶＳＰ）用２次元アドレス生成ＬＳＩ」
（１９８７年３月）に基づくものである。以下では、図
４でアドレス生成を実行する手順を図３を参照しながら
説明する。
ア混在のアドレス生成回路の一例で、電子情報通信学会
の技術研究報告ＣＡＳ８６−２２５「実時間動画処理用
プロセッサ（ＶＳＰ）用２次元アドレス生成ＬＳＩ」
（１９８７年３月）に基づくものである。以下では、図
４でアドレス生成を実行する手順を図３を参照しながら
説明する。
【０００６】左最上部にあたる画素Ａ０を先頭アドレス
と仮定した時、Ａ１のアドレスは、Ａ０＋Δｘ１より求
まる。Δｘ１を加算していくことで、右隣の画素へアド
レスが移動する。Ａ７の次はΔｘ２を加算することでＢ
０のアドレス値が求まる。ブロック（８×８）内部のア
ドレスはパターンに従って、Δｘ１とΔｘ２の移動量の
加算により順次、アドレスを生成できる。また、ブロッ
ク内部の右最下部から右隣のブロック内部の左最上部ま
でのアドレス移動量Δｘ３をＨ７に加算することでＡ８
のアドレスを求めることができる。同様に下記のような
アドレス移動量が分かっていれば、アドレス値を順次生
成していくことができる。
と仮定した時、Ａ１のアドレスは、Ａ０＋Δｘ１より求
まる。Δｘ１を加算していくことで、右隣の画素へアド
レスが移動する。Ａ７の次はΔｘ２を加算することでＢ
０のアドレス値が求まる。ブロック（８×８）内部のア
ドレスはパターンに従って、Δｘ１とΔｘ２の移動量の
加算により順次、アドレスを生成できる。また、ブロッ
ク内部の右最下部から右隣のブロック内部の左最上部ま
でのアドレス移動量Δｘ３をＨ７に加算することでＡ８
のアドレスを求めることができる。同様に下記のような
アドレス移動量が分かっていれば、アドレス値を順次生
成していくことができる。
【０００７】Δｘ１…ブロック（８×８）内部の右隣の
画素へのアドレス移動量 Δｘ２…ブロック内部の右端から１行下の左端の画素へ
のアドレス移動量 Δｘ３…右最下部の画素から右隣ブロックの左上部の画
素へのアドレス移動量 Δｘ４…右最下部の画素から左下２ブロック内部の左最
上部の画素へのアドレス移動量 上記の移動パターンはマクロブロック内部のアドレス生
成手順であるが、別に求めたマクロブロック毎の移動パ
ターンに伴うマクロブロック内部の先頭アドレスを順次
加算していく方法で全領域のアドレスを求めている。そ
の先頭アドレスの生成手順は、Ａ０に右隣の先頭アドレ
スの移動量Δｘ５を加算して、右隣のマクロブロックの
先頭アドレスを生成している。さらに、Δｘ５を加算し
ていくことで、右隣のマクロブロックの先頭アドレスを
逐次求めることができる。同様に下記の移動量が分かれ
ば、順次マクロブロックの先頭アドレスを計算すること
ができる。
画素へのアドレス移動量 Δｘ２…ブロック内部の右端から１行下の左端の画素へ
のアドレス移動量 Δｘ３…右最下部の画素から右隣ブロックの左上部の画
素へのアドレス移動量 Δｘ４…右最下部の画素から左下２ブロック内部の左最
上部の画素へのアドレス移動量 上記の移動パターンはマクロブロック内部のアドレス生
成手順であるが、別に求めたマクロブロック毎の移動パ
ターンに伴うマクロブロック内部の先頭アドレスを順次
加算していく方法で全領域のアドレスを求めている。そ
の先頭アドレスの生成手順は、Ａ０に右隣の先頭アドレ
スの移動量Δｘ５を加算して、右隣のマクロブロックの
先頭アドレスを生成している。さらに、Δｘ５を加算し
ていくことで、右隣のマクロブロックの先頭アドレスを
逐次求めることができる。同様に下記の移動量が分かれ
ば、順次マクロブロックの先頭アドレスを計算すること
ができる。
【０００８】Δｘ５…マクロブロック内部の左最上部か
ら右隣のマクロブロックの左最上部の画素へのアドレス
移動量 Δｘ６…右端のマクロブロック内部の左最上部から１マ
クロブロック行下の左端のマクロブロック内部の左最上
部の画素へのアドレス移動量 このアドレス生成回路のアドレス計算は、付随している
ホストプロセッサ１２０の命令セットによって制御され
ている。ＩＹレジスタ１２６では、マクロブロック内部
のアドレスを生成を担当し、ＢＹレジスタ１２５はその
マクロブロックの先頭アドレスの生成を担当している。
両レジスタの加算により全領域のアドレス値を生成して
いる。ホストプロセッサ１２０の命令により、レジスタ
ファイル１２３から読み出されたマクロブロックの先頭
アドレスはＢＹレジスタ１２５に格納され、ＩＹレジス
タ１２６はそれと同時にゼロクリアされる。ＩＹレジス
タ１２６とレジスタファイル１２３から読み出されるマ
クロブロック内部の移動量Δｘ１、Δｘ２、Δｘ３およ
びΔｘ４を加算器１２４を介して演算し、結果はＩＹレ
ジスタを書き換える形でアドレスを更新する。また、マ
クロブロック内部のアドレス生成が終了後、ＢＹレジス
タ１２５とレジスタファイル１２３から読み出すマクロ
ブロックの先頭アドレスの移動量Δｘ５とΔｘ６とを加
算器１２４で加算し、結果は、ＢＹレジスタに書き戻
す。
ら右隣のマクロブロックの左最上部の画素へのアドレス
移動量 Δｘ６…右端のマクロブロック内部の左最上部から１マ
クロブロック行下の左端のマクロブロック内部の左最上
部の画素へのアドレス移動量 このアドレス生成回路のアドレス計算は、付随している
ホストプロセッサ１２０の命令セットによって制御され
ている。ＩＹレジスタ１２６では、マクロブロック内部
のアドレスを生成を担当し、ＢＹレジスタ１２５はその
マクロブロックの先頭アドレスの生成を担当している。
両レジスタの加算により全領域のアドレス値を生成して
いる。ホストプロセッサ１２０の命令により、レジスタ
ファイル１２３から読み出されたマクロブロックの先頭
アドレスはＢＹレジスタ１２５に格納され、ＩＹレジス
タ１２６はそれと同時にゼロクリアされる。ＩＹレジス
タ１２６とレジスタファイル１２３から読み出されるマ
クロブロック内部の移動量Δｘ１、Δｘ２、Δｘ３およ
びΔｘ４を加算器１２４を介して演算し、結果はＩＹレ
ジスタを書き換える形でアドレスを更新する。また、マ
クロブロック内部のアドレス生成が終了後、ＢＹレジス
タ１２５とレジスタファイル１２３から読み出すマクロ
ブロックの先頭アドレスの移動量Δｘ５とΔｘ６とを加
算器１２４で加算し、結果は、ＢＹレジスタに書き戻
す。
【０００９】以上の手順でアドレス生成は行われ、ホス
トプロセッサ１２０の命令メモリ１２１から読み出し命
令で逐次アドレス生成回路を制御している。
トプロセッサ１２０の命令メモリ１２１から読み出し命
令で逐次アドレス生成回路を制御している。
【００１０】
【発明が解決しようとする課題】前述のアドレス生成回
路では、１アドレスの生成毎にホストプロセッサ１２０
からの命令を介在させなければならない。そのことがホ
ストプロセッサ１２０自身の処理負担を大きくしてい
る。すなわち、アドレス生成をソフトウェアで実現する
場合、命令処理に時間を要し、リアルタイムの画像処理
のような高速なメモリアクセスには遅すぎる場合があ
る。また、ホストプロセッサ１２０の命令のデータフェ
ッチサイクル、デコードサイクル、実行サイクルなどの
命令処理時間が生じることにより、アドレス出力タイミ
ングの同期化が計りにくくなる。アドレス計算をハード
ウェアで行う場合は、計算の処理時間を高速化出来る反
面、ハードウェアのシーケンスが複雑となり、また、処
理内容によって複数種の専用アドレス生成回路が必要と
なり、回路規模、コストの増大を招く。また、アドレス
計算をすべてソフトウェアで実現すると、従来例として
説明したソフトウェア・ハードウェア混在型以上にアド
レス計算のスピードが低下するという問題を有してい
る。
路では、１アドレスの生成毎にホストプロセッサ１２０
からの命令を介在させなければならない。そのことがホ
ストプロセッサ１２０自身の処理負担を大きくしてい
る。すなわち、アドレス生成をソフトウェアで実現する
場合、命令処理に時間を要し、リアルタイムの画像処理
のような高速なメモリアクセスには遅すぎる場合があ
る。また、ホストプロセッサ１２０の命令のデータフェ
ッチサイクル、デコードサイクル、実行サイクルなどの
命令処理時間が生じることにより、アドレス出力タイミ
ングの同期化が計りにくくなる。アドレス計算をハード
ウェアで行う場合は、計算の処理時間を高速化出来る反
面、ハードウェアのシーケンスが複雑となり、また、処
理内容によって複数種の専用アドレス生成回路が必要と
なり、回路規模、コストの増大を招く。また、アドレス
計算をすべてソフトウェアで実現すると、従来例として
説明したソフトウェア・ハードウェア混在型以上にアド
レス計算のスピードが低下するという問題を有してい
る。
【００１１】
【課題を解決するための手段】本発明の画像処理用アド
レス生成回路は、連続的に矩形領域のアクセスを実行す
るための画像処理用アドレス生成回路において、前記矩
形領域の１つの代表画素のアドレスを計算するプログラ
ム制御可能な第１のアドレス計算手段と前記代表画素の
アドレスに基づき前記矩形領域内の画素単位のアドレス
を逐次生成する第２のアドレス計算手段を備えている。
レス生成回路は、連続的に矩形領域のアクセスを実行す
るための画像処理用アドレス生成回路において、前記矩
形領域の１つの代表画素のアドレスを計算するプログラ
ム制御可能な第１のアドレス計算手段と前記代表画素の
アドレスに基づき前記矩形領域内の画素単位のアドレス
を逐次生成する第２のアドレス計算手段を備えている。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１を参照すると、本発明の一実施例の画
像処理用アドレス生成回路は、用途別に３種類のメモリ
を有する。命令メモリ１０１には、マクロブロックの先
頭アドレスを計算するためのプログラムを記憶してお
り、また、データメモリ１０２は、マクロブロックの先
頭アドレスを計算するのに必要とされる各アドレス移動
量や各計算結果を記憶している。命令は逐次命令メモリ
１０１より呼び出され、先頭アドレスを計算後、結果を
データメモリ１０２へ書き込んでいる。データファイル
メモリ１０３では、第１アドレス計算手段によって求ま
った計算結果を基に、マクロブロック内部のアドレスパ
ターン生成を行うために必要とされるアドレス移動量を
記憶している。第２アドレス計算手段では、各アドレス
移動量の読み出しと加算演算を制御するシーケンス制御
部１０６を備え、そのシーケンスに従ってマクロブロッ
ク内部のアドレス生成を順次行う。
像処理用アドレス生成回路は、用途別に３種類のメモリ
を有する。命令メモリ１０１には、マクロブロックの先
頭アドレスを計算するためのプログラムを記憶してお
り、また、データメモリ１０２は、マクロブロックの先
頭アドレスを計算するのに必要とされる各アドレス移動
量や各計算結果を記憶している。命令は逐次命令メモリ
１０１より呼び出され、先頭アドレスを計算後、結果を
データメモリ１０２へ書き込んでいる。データファイル
メモリ１０３では、第１アドレス計算手段によって求ま
った計算結果を基に、マクロブロック内部のアドレスパ
ターン生成を行うために必要とされるアドレス移動量を
記憶している。第２アドレス計算手段では、各アドレス
移動量の読み出しと加算演算を制御するシーケンス制御
部１０６を備え、そのシーケンスに従ってマクロブロッ
ク内部のアドレス生成を順次行う。
【００１４】ホスト１００からのスタート信号２０１と
第１アドレス計算手段のプログラムの開始番地を決める
スタートアドレス信号２０２が第１アドレス計算手段の
デコーダ部に印加され、更に、出力アドレスのパターン
選択信号２０３が第２アドレス計算手段のシーケンス制
御部１０６に印加され、本回路は起動する。
第１アドレス計算手段のプログラムの開始番地を決める
スタートアドレス信号２０２が第１アドレス計算手段の
デコーダ部に印加され、更に、出力アドレスのパターン
選択信号２０３が第２アドレス計算手段のシーケンス制
御部１０６に印加され、本回路は起動する。
【００１５】第１アドレス計算手段は、プログラムの入
った命令メモリ１０１、アドレス移動量の入ったデータ
メモリ１０２、デコーダ部１０４、演算処理部１０５よ
り構成される。演算処理部１０５では、命令に従いマク
ロブロックの移動量をレジスタ１０９、１０７に読み込
み、加算器１０８で計算を行った後、求まった次のマク
ロブロック先頭アドレスをメモリ１０２に記憶させる。
命令メモリ１０１より読み出された命令は、内部のデコ
ーダ１０４を介して逐次処理する。処理内容は、（１）
データメモリ１０２から移動量を読み出し、（２）前回
の計算結果をデータメモリ１０２から読み出す、（３）
レジスタ同士の加算演算を実行する、（４）計算結果を
データメモリ１０２に書き戻すなどである。これらの処
理は、内部のデコーダ１０４が管理しているため、ホス
トプロセッサ１００の担う制御は、前記のスタート信号
２０１とスタートアドレス信号２０２とパターン選択信
号２０３を図２のタイミングでマクロブロック処理毎に
１回出力することだけとなる。
った命令メモリ１０１、アドレス移動量の入ったデータ
メモリ１０２、デコーダ部１０４、演算処理部１０５よ
り構成される。演算処理部１０５では、命令に従いマク
ロブロックの移動量をレジスタ１０９、１０７に読み込
み、加算器１０８で計算を行った後、求まった次のマク
ロブロック先頭アドレスをメモリ１０２に記憶させる。
命令メモリ１０１より読み出された命令は、内部のデコ
ーダ１０４を介して逐次処理する。処理内容は、（１）
データメモリ１０２から移動量を読み出し、（２）前回
の計算結果をデータメモリ１０２から読み出す、（３）
レジスタ同士の加算演算を実行する、（４）計算結果を
データメモリ１０２に書き戻すなどである。これらの処
理は、内部のデコーダ１０４が管理しているため、ホス
トプロセッサ１００の担う制御は、前記のスタート信号
２０１とスタートアドレス信号２０２とパターン選択信
号２０３を図２のタイミングでマクロブロック処理毎に
１回出力することだけとなる。
【００１６】図５のプログラムフローチャートを参照し
て、第１アドレス計算手段の制御を説明する。
て、第１アドレス計算手段の制御を説明する。
【００１７】処理を繰り返す回数や先頭アドレス移動
量、更に前回の計算結果をパラメータとして、次のマク
ロブロックの先頭アドレス計算を実行している。計算
は、第２マクロブロックの先頭アドレスから開始し、１
先頭アドレスを求めては各パラメータを更新して処理を
停止させる。プログラムは、次のスタート信号２０１が
来るまで待機する。繰り返しパラメータとして、マクロ
ブロックの右方向のカウンタｘ１３０と下方向のカウン
タｙ１３３を設け、ｘ、ｙのゼロ判定１３１および１３
４より条件分岐し、以下のいずれかの処理を実行させて
いる。 （１）ｘ、ｙ共にゼロでないとき、右隣マクロブロック
に移動させるためのアドレス移動量Δｘ５を加算処理１
３２で加え、結果はメモリ１０２に記憶して処理を停止
する。 （２）ｘがゼロでｙがゼロでないときは、カウンタｘを
初期化した後、右端のマクロブロックから１マクロブロ
ック行下の左端までのアドレス移動量の加算処理１３７
を行い結果をメモリ１０２に記憶し、処理を停止する。 （３）ｘ、ｙ共にゼロになったとき、全ての更新したデ
ータを初期化して、次の入力に備える。
量、更に前回の計算結果をパラメータとして、次のマク
ロブロックの先頭アドレス計算を実行している。計算
は、第２マクロブロックの先頭アドレスから開始し、１
先頭アドレスを求めては各パラメータを更新して処理を
停止させる。プログラムは、次のスタート信号２０１が
来るまで待機する。繰り返しパラメータとして、マクロ
ブロックの右方向のカウンタｘ１３０と下方向のカウン
タｙ１３３を設け、ｘ、ｙのゼロ判定１３１および１３
４より条件分岐し、以下のいずれかの処理を実行させて
いる。 （１）ｘ、ｙ共にゼロでないとき、右隣マクロブロック
に移動させるためのアドレス移動量Δｘ５を加算処理１
３２で加え、結果はメモリ１０２に記憶して処理を停止
する。 （２）ｘがゼロでｙがゼロでないときは、カウンタｘを
初期化した後、右端のマクロブロックから１マクロブロ
ック行下の左端までのアドレス移動量の加算処理１３７
を行い結果をメモリ１０２に記憶し、処理を停止する。 （３）ｘ、ｙ共にゼロになったとき、全ての更新したデ
ータを初期化して、次の入力に備える。
【００１８】上記のような処理プログラムを各モジュー
ル毎にメモリ１０１に複数個配置する。スタートアドレ
ス信号２０２をデコードして対応するアドレス番地をプ
ログラムカウンタにセットする。これにより、マクロブ
ロック毎の移動パターンをモジュール毎に複数種実現で
きる。図６、図７および図８は、そのような複数種のマ
クロブロック単位の移動パターンの例である。
ル毎にメモリ１０１に複数個配置する。スタートアドレ
ス信号２０２をデコードして対応するアドレス番地をプ
ログラムカウンタにセットする。これにより、マクロブ
ロック毎の移動パターンをモジュール毎に複数種実現で
きる。図６、図７および図８は、そのような複数種のマ
クロブロック単位の移動パターンの例である。
【００１９】また、第２アドレス計算手段は、アドレス
移動量の入ったデータファイルメモリ１０３とアドレス
計算用加算器１１０とデータファイルメモリ１０３から
読み出す移動量アドレスの計算処理を制御するシーケン
ス制御部１０６らなる。出力クロック２０４の１クロッ
ク期間内に、メモリ１０３よりマクロブロック内部の各
アドレス移動量とメモリ１０２よりマクロブロックの先
頭アドレスを読み出し、加算より出力アドレスを決定す
る。レジスタ１１１のアドレス計算結果は、再び加算器
１１０にフィードバックされ、メモリ１０３より読み出
すアドレス移動量の加算で出力アドレスを生成できる。
この移動量の読み出すパターンは、シーケンサ制御部１
０６が管理し、それはマクロブロック内部の図３のよう
なアドレスパターンに従う。シーケンサ制御部１０６
は、指定するアドレスとその回数、更にそのタイミング
またレジスタ１１１のラッチタイミングを管理し、アド
レス出力のタイミングは、外部の出力クロック２０４に
依存している。スタート信号２０１が第２アドレス計算
手段に入力するため、第１アドレス計算手段と同時に処
理を開始している。データファイルメモリ１０３からマ
クロブロック内部のアドレス移動量を読み出しては、出
力クロック信号２０４に同期してアドレス生成を行うこ
とができる。第２アドレス計算手段では、命令による制
御ではなく、既存のシーケンスにより読み出すアドレス
移動量の番地を出力クロック信号に同期させて変更する
ことで読み出す移動量を変えている。それ故、アドレス
生成は、出力クロック２０４の１クロック期間に１アド
レスを出力することができる。データファイルメモリ１
０３から読み出すパターンは複数種サポートし、マルチ
メディア標準であるＣＣＩＴＴ勧告Ｈ．２６１とＭＰＥ
Ｇなどのマクロブロック内部の移動パターンに従ってい
る。
移動量の入ったデータファイルメモリ１０３とアドレス
計算用加算器１１０とデータファイルメモリ１０３から
読み出す移動量アドレスの計算処理を制御するシーケン
ス制御部１０６らなる。出力クロック２０４の１クロッ
ク期間内に、メモリ１０３よりマクロブロック内部の各
アドレス移動量とメモリ１０２よりマクロブロックの先
頭アドレスを読み出し、加算より出力アドレスを決定す
る。レジスタ１１１のアドレス計算結果は、再び加算器
１１０にフィードバックされ、メモリ１０３より読み出
すアドレス移動量の加算で出力アドレスを生成できる。
この移動量の読み出すパターンは、シーケンサ制御部１
０６が管理し、それはマクロブロック内部の図３のよう
なアドレスパターンに従う。シーケンサ制御部１０６
は、指定するアドレスとその回数、更にそのタイミング
またレジスタ１１１のラッチタイミングを管理し、アド
レス出力のタイミングは、外部の出力クロック２０４に
依存している。スタート信号２０１が第２アドレス計算
手段に入力するため、第１アドレス計算手段と同時に処
理を開始している。データファイルメモリ１０３からマ
クロブロック内部のアドレス移動量を読み出しては、出
力クロック信号２０４に同期してアドレス生成を行うこ
とができる。第２アドレス計算手段では、命令による制
御ではなく、既存のシーケンスにより読み出すアドレス
移動量の番地を出力クロック信号に同期させて変更する
ことで読み出す移動量を変えている。それ故、アドレス
生成は、出力クロック２０４の１クロック期間に１アド
レスを出力することができる。データファイルメモリ１
０３から読み出すパターンは複数種サポートし、マルチ
メディア標準であるＣＣＩＴＴ勧告Ｈ．２６１とＭＰＥ
Ｇなどのマクロブロック内部の移動パターンに従ってい
る。
【００２０】第１アドレス計算手段と第２アドレス計算
手段とは、図２のようにパイプライン的に並列処理を行
わせることができる。第２アドレス計算手段のマクロブ
ロック内部のアドレス生成は、６４クロック×４ブロッ
ク＝２５６クロックかかり、この生成期間（２５６クロ
ック）の間に、第１アドレス計算手段における次マクロ
ブロックの先頭アドレスを計算させている。この並列処
理より、第１アドレス計算手段の命令の内部処理時間に
よるアドレス出力タイミングの遅延を回避することがで
きる。また、外部の制御信号を与えるだけで処理手順の
一切を自分自身で管理することができる。そのため、ホ
ストプロセッサによる制御である必要はなく、制御信号
のタイミングを管理するシーケンサで構成することも可
能である。
手段とは、図２のようにパイプライン的に並列処理を行
わせることができる。第２アドレス計算手段のマクロブ
ロック内部のアドレス生成は、６４クロック×４ブロッ
ク＝２５６クロックかかり、この生成期間（２５６クロ
ック）の間に、第１アドレス計算手段における次マクロ
ブロックの先頭アドレスを計算させている。この並列処
理より、第１アドレス計算手段の命令の内部処理時間に
よるアドレス出力タイミングの遅延を回避することがで
きる。また、外部の制御信号を与えるだけで処理手順の
一切を自分自身で管理することができる。そのため、ホ
ストプロセッサによる制御である必要はなく、制御信号
のタイミングを管理するシーケンサで構成することも可
能である。
【００２１】
【発明の効果】以上説明したように本発明は、アドレス
生成の手順を２つの処理部に分割することで、マクロブ
ロック毎のアドレス計算の第１アドレス計算手段とマク
ロブロック内部のアドレス生成部の第２アドレス計算手
段をそれぞれ独立したシーケンスで、それぞれパイプラ
イン的に並列に処理を実行できる。そのことより、１ク
ロックに付き１アドレスを出力でき、アドレス生成の同
期化を可能にした。マクロブロック単位のホストの管理
は、マクロブロックに１回だけ３種類の起動信号を出力
するだけで済み、ホストの管理を大幅に低減することも
出来る。また、複数種のマクロブロックのアドレス生成
を専用マイコンを用いて計算させるため、ソフトウェア
的な融通性を持ち合わせており、複数種のアドレスパタ
ーンにも対処できる。同時に、アドレスパターン固有の
専用ハードウェアを持つ必要が無いため回路規模やコス
トの増大を招く心配がなくなるという効果を持つ。
生成の手順を２つの処理部に分割することで、マクロブ
ロック毎のアドレス計算の第１アドレス計算手段とマク
ロブロック内部のアドレス生成部の第２アドレス計算手
段をそれぞれ独立したシーケンスで、それぞれパイプラ
イン的に並列に処理を実行できる。そのことより、１ク
ロックに付き１アドレスを出力でき、アドレス生成の同
期化を可能にした。マクロブロック単位のホストの管理
は、マクロブロックに１回だけ３種類の起動信号を出力
するだけで済み、ホストの管理を大幅に低減することも
出来る。また、複数種のマクロブロックのアドレス生成
を専用マイコンを用いて計算させるため、ソフトウェア
的な融通性を持ち合わせており、複数種のアドレスパタ
ーンにも対処できる。同時に、アドレスパターン固有の
専用ハードウェアを持つ必要が無いため回路規模やコス
トの増大を招く心配がなくなるという効果を持つ。
【図１】本発明の一実施例の画像処理用アドレス生成回
路のブロック図である。
路のブロック図である。
【図２】図１に示す本発明の実施例のタイミングチャー
トである。
トである。
【図３】矩形領域のアドレスパターンである。
【図４】従来技術の画像処理用アドレス生成回路のブロ
ック図である。
ック図である。
【図５】処理プログラムのフローである。
【図６】アドレスパターン（例１）である。
【図７】アドレスパターン（例２）である。
【図８】アドレスパターン（例３）である。
１００，１２０ ホストプロセッサ １０１，１２１ 命令メモリ １０２ データメモリ １０３ データファイルメモリ １０４，１２２ デコーダ １０５ 演算処理部 １０６ シーケンス制御部 １０７，１０９，１１１，１２５，１２６ レジスタ １０８，１１０，１２４，１２６ 加算器 １２３ レジスタファイル １３０，１３３ カウンタ処理 １３１，１３４ ゼロ判定処理 １３２，１３７ 加算処理 １３５ データの初期化処理 １３６ カウンタの初期化処理 ２０１ スタート信号 ２０２ スタートアドレス１信号 ２０３ パターン選択信号 ２０４ 出力クロック
Claims (1)
- 【請求項１】 連続的に矩形領域のメモリアクセスを実
行するための画像処理用アドレス生成回路において、前
記矩形領域の１つの代表画素のアドレスを計算するプロ
グラム制御可能な第１のアドレス計算手段と前記代表画
素のアドレスに基づき前記矩形領域内の画素単位のアド
レスを逐次生成する第２のアドレス計算手段を有するこ
とを特徴とする画像処理用アドレス生成回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175113A JPH0620034A (ja) | 1992-07-02 | 1992-07-02 | 画像処理用アドレス生成回路 |
| EP19930110442 EP0577102A3 (en) | 1992-07-02 | 1993-06-30 | Address formation circuit for image processing and method of generating address |
| US08/083,474 US5455908A (en) | 1992-07-02 | 1993-06-30 | Address formation circuit and method for continuously performing an address-based memory access into a rectangular area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175113A JPH0620034A (ja) | 1992-07-02 | 1992-07-02 | 画像処理用アドレス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620034A true JPH0620034A (ja) | 1994-01-28 |
Family
ID=15990504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175113A Pending JPH0620034A (ja) | 1992-07-02 | 1992-07-02 | 画像処理用アドレス生成回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5455908A (ja) |
| EP (1) | EP0577102A3 (ja) |
| JP (1) | JPH0620034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999067742A1 (fr) * | 1998-06-25 | 1999-12-29 | Matsushita Electric Industrial Co., Ltd. | Processeur d'images |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69413428T2 (de) * | 1993-02-03 | 1999-05-06 | Nec Corp., Tokio/Tokyo | Adressenerzeugungsschaltung für eine zweidimensionale Kodierungstabelle bei einem Huffman Code |
| US5598514A (en) * | 1993-08-09 | 1997-01-28 | C-Cube Microsystems | Structure and method for a multistandard video encoder/decoder |
| KR970010091B1 (en) * | 1994-06-13 | 1997-06-21 | Lg Electronics Inc | Address generating apparatus for image moving compensation |
| DE4441295A1 (de) * | 1994-11-21 | 1996-05-23 | Sican Gmbh | Verfahren und Schaltungsanordnung zur Adressierung von Komponenten blockweise organisierter digitaler Bilddaten in einem Speicher mit Page-Adressierung |
| KR0183155B1 (ko) * | 1995-06-19 | 1999-05-01 | 김광호 | 동영상 압축부호화시 움직임 보상을 위한 시작 및 끝주소 발생회로 |
| US5910909A (en) * | 1995-08-28 | 1999-06-08 | C-Cube Microsystems, Inc. | Non-linear digital filters for interlaced video signals and method thereof |
| JPH09102954A (ja) * | 1995-10-04 | 1997-04-15 | Matsushita Electric Ind Co Ltd | １つまたは２つの予測ブロックからブロックの画素値を計算する方法 |
| KR100207705B1 (ko) * | 1996-12-04 | 1999-07-15 | 윤종용 | Dct 블럭과 래스터 스캔을 위한 메모리 주소지정장치 및 그 방법 |
| US5999199A (en) * | 1997-11-12 | 1999-12-07 | Cirrus Logic, Inc. | Non-sequential fetch and store of XY pixel data in a graphics processor |
| US6031550A (en) * | 1997-11-12 | 2000-02-29 | Cirrus Logic, Inc. | Pixel data X striping in a graphics processor |
| JP2000122919A (ja) * | 1998-10-13 | 2000-04-28 | Mitsubishi Electric Corp | プロセッサ及びメモリ制御方法 |
| EP1602240A2 (en) * | 2003-03-03 | 2005-12-07 | Mobilygen Corporation | Array arrangement for memory words and combination of video prediction data for an effective memory access |
| FR2913784A1 (fr) * | 2007-03-14 | 2008-09-19 | St Microelectronics Sa | Gestion de donnees pour un traitement d'images |
Citations (1)
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| JPS638846A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | 画像メモリ制御装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175866A (ja) * | 1986-01-30 | 1987-08-01 | Nec Corp | シグナルプロセツサ |
| GB2214038B (en) * | 1987-10-05 | 1991-07-03 | Int Computers Ltd | Image display system |
| DE69125874T2 (de) * | 1990-02-21 | 1997-11-20 | Matsushita Electric Ind Co Ltd | Generator für mehrdimensionale Adressen und Anordnung zum Steuern desselben |
| JPH05502318A (ja) * | 1990-08-20 | 1993-04-22 | イーストマン コダック カンパニー | オフセット型ｄｍａシステム |
| US5227878A (en) * | 1991-11-15 | 1993-07-13 | At&T Bell Laboratories | Adaptive coding and decoding of frames and fields of video |
| US5309528A (en) * | 1991-12-13 | 1994-05-03 | Avid Technology, Inc. | Image digitizer including pixel engine |
-
1992
- 1992-07-02 JP JP4175113A patent/JPH0620034A/ja active Pending
-
1993
- 1993-06-30 US US08/083,474 patent/US5455908A/en not_active Expired - Fee Related
- 1993-06-30 EP EP19930110442 patent/EP0577102A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS638846A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | 画像メモリ制御装置 |
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| WO1999067742A1 (fr) * | 1998-06-25 | 1999-12-29 | Matsushita Electric Industrial Co., Ltd. | Processeur d'images |
| CN1112654C (zh) * | 1998-06-25 | 2003-06-25 | 松下电器产业株式会社 | 图像处理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5455908A (en) | 1995-10-03 |
| EP0577102A3 (en) | 1994-07-20 |
| EP0577102A2 (en) | 1994-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000328 |