JPH04308947A - エラー検出／修正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、データの記憶
及び読み出しにメモリ装置を利用する電子システムの分
野に関するものであり、とりわけ、こうしたシステムに
記憶されているデータのエラー検出及び修正を提供する
装置に関するものである。

【０００２】

【従来の技術及び発明が解決しようとする課題】半導体
メモリ設計の傾向は、絶えず、チップ密度を高め、記憶
容量を拡大する方向にあるので、とりわけ、データの保
全性に関連してシステムの信頼性が次第に重要性を増し
ている。チップ密度及び記憶容量が増大するにつれてデ
ータ読み出しエラーの確率が大きくなるので、データ保
全性の重要さが増すことになる。これに関して、メモリ
から読み出したデータがメモリに元から記憶されていた
データと同じであるか否かを判定し、元から記憶されて
いたデータと異なる場合に検索したデータを修正するた
めに、いくつかのエラー検出／修正（ＥＤＣ）案が考案
されている。データ保全性を確保するための一般的な技
法の１つとしてエラー修正コードの利用がある。

【０００３】普通、メモリにデータを書き込む前に、デ
ータは論理ネットワークに通され、データワードの個々
のビットが所定の方法で組み合わせられて一連のチェッ
クビットが作成される。チェックビットは、データビッ
トに関連してメモリに記憶される。メモリからデータを
読み出し、または検索すると、そのデータは同じ論理ネ
ットワークに通され、新しいチェックビットが生成され
る。次に、新しいチェックビットと以前に記憶されたチ
ェックビットの比較が行われる。データの読み出しエラ
ーが生じると、新しいチェックビットは元のチェックビ
ットとは一致しない。新しいチェックビットと元のチェ
ックビットの比較結果はシンドロームと呼ばれる。十分
なチェックビットが生成されれば、データの修正が可能
となる。選択された特定のエラー修正コードは、利用さ
れる論理ネットワークのタイプまたは設計、そのネット
ワークにデータを供給する方法、修正の可能な範囲を決
定する。

【０００４】データ保全性を確保するため、幾つかのエ
ラー修正コードが開発され、その最初期のものとして、
Ｒ．Ｗ．ハミング（Ｒ．Ｗ．Ｈａｍｍｉｎｇ）により開
発されたいわゆるシングルエラー修正及びダブルエラー
検出（ＳＥＣ−ＤＥＤ）コードがある。このＳＥＣ−Ｄ
ＥＤコードの開発以来、このコードに対するいくつかの
修正、すなわち、奇数重み列（ＯＷＣ）コード、シング
ルバイトエラー検出（ＳＢＤ）コード、シングルバイト
エラー修正ダブルバイトエラー検出（ＳＢＣ−ＤＢＤ）
コード、及び、ダブルエラー修正トリプルエラー検出（
ＤＥＣ−ＴＥＤ）コードが考案されてきた。これらのコ
ード及びその用途については、Ｃ．Ｌ．チェン（Ｃ．Ｌ
．Ｃｈｅｎ）等による「半導体メモリ用途のためのエラ
ー修正コード」（ＩＢＭ　Ｊ．Ｒｅｓ．Ｄｅｖｅｌｏｐ
．発行の　Ａ　Ｓｔａｔｅ−ｏｆ−ｔｈｅ−Ａｒｔ　Ｒ
ｅｖｉｅｗ　第２８巻第２号（１９８４年３月）１２４
〜１３３　頁）においてより詳細に説明されている。本
発明は、ほぼ全てのコーディング案に関して有用である
が、ここでは特に、ＳＥＣ−ＤＥＤコードに関連して説
明を行なうものとする。

【０００５】従来、ＳＥＣ−ＤＥＣコードを利用する場
合、単一の１次ＸＯＲツリー、即ち排他的ＯＲゲートか
ら成るピラミッド型のネットワークを利用して、書き込
み動作時にメモリに記憶させるチェックビットを生成し
、読み出し動作時には比較のための新しいチェックビッ
トを生成した。新たに生成されたチェックビットと元か
ら記憶されているチェックビットの比較は、一般に、よ
り小規模な２次ＸＯＲツリーで行われた。こうした装置
の性能は、１次ＸＯＲツリーの速度と、２次ＸＯＲツリ
ーへ必要なチェックビットを供給するために要する時間
とによって制限された。

【０００６】さらに、こうしたエラー検出及び修正は、
いわゆる「バス監視」方式で行なわれるのが普通である
。すなわち、１次ＸＯＲツリーとデータバスを並列に接
続して、通過するデータを「観測」し、こうした観測に
基づいて、プロセッサまたはある種のメモリコントロー
ラによって用いられるエラー信号を生成する。このよう
な方式で用いられることを意図したエラー検出／修正装
置の１つに、カリフォルニア州サンタ・クララのインテ
グレーテッド・デバイス・テクノロジー・インコーポレ
ーテッドから販売されているＩＤＴ４９Ｃ４６０，３２
ビットＣＭＯＳエラー検出／修正装置がある。周知の通
り、読み出しエラーを検出して修正するために要する時
間は、メモリからデータを読み出すことのできる速度に
直接影響するので、システムの性能にとって重要である
。

【０００７】こうした先行システムの性能に影響するも
う１つの要素に、読み出し・修正・書き込み（ＲＭＷ）
動作がある。エラー検出及び修正に必要なワード（ＥＤ
Ｃワード）に比べてビット数の少ないワードのメモリへ
の書き込みは、ＲＭＷ動作で書き込まなければならない
。例えば、エラー検出／修正ワードの幅が６４ビットで
、メモリに書き込まれるワードの幅が３２ビットしかな
い場合、ＲＭＷ動作を実行する必要がある。ＲＭＷ動作
時、新しいデータと論理的に連続することになる以前に
記憶されたデータが、記憶を行う際にメモリから読み出
される。ＥＤＣワードとデータワードのビット差を埋め
るのに十分な記憶データが読み出されるというわけであ
る。記憶データは生成されたチェックビット及び新しい
データと組み合わされる。次いで新しいデータ及びチェ
ックビットがメモリに書き込まれ、即ち記憶される。

【０００８】従来、ＲＭＷ動作は２つの方法の１つで実
施されてきた。既に記憶され、または読み出されたデー
タは正しいとみなすことができ、新しいデータまたは書
き込みデータが記憶データと組み合わせられる場合に、
できるだけ速くチェックビットが生成され、新しいデー
タとチェックビットとが記憶される。次に、ＸＯＲツリ
ーにおいて読み出しデータにエラーがあるか否かのチェ
ックが行なわれ、エラーがあれば修正される。読み出し
データが修正される場合には、その修正データと新しい
データとが組み合わせられ、該サイクルが繰り返される
。この技法の場合、初期の書き込みサイクルを中止して
、読み出しデータのチェックがメモリコントローラ装置
によってメモリに与えられる行アドレスストローブ（Ｒ
ＡＳ）信号の予備充電時間と重なり合うことができるよ
うにしなければならない。こうした技法は制御が極めて
複雑である。さらに、この技法はかなりのデータ保持が
必要であり、エラーが検出されると余分なメモリサイク
ルが必要になる。以上から分かるように、複雑さ、デー
タ保持、及び、余分なサイクルが、時間、即ちシステム
の性能に影響する。

【０００９】その代わりとなるＲＭＷ技法では、書き込
みデータと組み合わせる前に、読み出しデータの修正が
必要になる。この技法の場合、制御はかなり単純になる
が、性能は大幅に損なわれる。実際には新しいチェック
ビットが生成される前に、読み出しデータをＸＯＲツリ
ーに２度通さなければならない。この技法の変形では、
読み出しデータをチェックし、必要があれば修正を行う
だけである。しかしながら、読み出しデータをやはり２
回ＸＯＲツリーに通す必要がある。

【００１０】従って、エラーの検出及び修正が最短時間
ですみ、これによりシステムの性能が最大限に発揮され
、また、ＲＭＷ動作時でさえこの最短時間を示すエラー
検出／修正装置に対する要求が未だに存在する。

【００１１】

【課題を解決するための手段】発明の利点は、エラー検
出及び修正に用いられる方法及び装置によって得られる
。書き込みデータを受信するために接続された第１の論
理ネットワークが、書き込みデータと関連してメモリに
記憶する新しいチェックビットを生成し、メモリから検
索される読み出しデータ及びチェックビットを受信する
ために接続された第２の論理ネットワークが、読み出し
データ及びチェックビットに関連したシンドロームを同
時に生成する。該装置は、プロセッサとメモリの間に挿
入され、書き込みデータ及び読み出しデータが該装置に
通されることになる。第１と第２の論理ネットワークは
それぞれ、複数の排他的ＯＲゲート即ちＸＯＲツリーか
ら構成される。エラーが読み出しデータに検出されたか
否かを反映するシンドロームに応答して指示信号が送り
出される。好適な実施例の場合、修正部がシンドローム
に応答して修正信号を生成し、この修正信号に応答して
読み出しデータを修正する。読み出し・修正・書き込み
動作に関連して、組み合わせ部が書き込みデータと読み
出しデータとを組み合わせ、組み合わせた書き込み及び
読み出しデータを第１及び第２の論理ネットワークに送
り、第１の論理ネットワークにより書き込みデータに関
連した新しいチェックビットを生成し、ほぼ同時に、第
２の論理ネットワークにより読み出しデータのエラーを
チェックする。

【００１２】以下の本発明の詳細な説明及び図面を参照
することにより、本発明がより良く理解され、またその
数多くの利点が明らかとなるであろう。

【００１３】

【実施例】図１に新規なエラー検出／修正装置（以下、
ＥＤＣ装置と称す）１０が示されている。このＥＤＣ装
置１０は、マイクロプロセッサ１２、メモリ１４、及び
、メモリコントローラ１６を有するシステムに用いるた
めのものとして示されている。マイクロプロセッサ１２
は、読み出し及び書き込み命令を送り出す。書き込み命
令に応答して書き込みデータがメモリ１４に記憶され、
読み出し命令に応答して読み出しデータがメモリ１４か
ら読み出される。 メモリに記憶されるデータあるいはメモリから読み出さ
れるデータの性質は明らかに同一である。「書き込み」
データ及び「読み出し」データの名称は、ここではメモ
リに書き込まれるデータとメモリから読み出されるデー
タを区別するためだけに用いられる。

【００１４】本発明の新規の態様の１つは、「バス監視
」方式でメモリ１４へ送られるデータ及びメモリ１４か
ら送られるデータをモニタする代わりに、マイクロプロ
セッサ１２とメモリ１４との間にＥＤＣ装置１０を挿入
して、書き込みデータ及び読み出しデータがそこを通過
するようにしたことである。

【００１５】もちろん、データは幾つかの２進数、即ち
ビットから構成され、バス１８を介してＥＤＣ装置１０
とプロセッサ１２の間で送信され、バス２０を介してメ
モリ１４とＥＤＣ装置１０の間で送信される。メモリ１
４に書き込まれる、即ち記憶されるデータは、マイクロ
プロセッサ１２からＥＤＣ装置１０に送られ、一方、プ
ロセッサ１２が必要とするデータは逆方向に送られる。 こうした送信の制御は、あらゆる周知のやり方で行うこ
とが出来る。また、明らかに、エラー検出及び修正は、
所定数のビット、即ちＥＢＣワードに関連して行われる
のが普通である。好適な実施例の場合、ＥＤＣワードは
、６４ビットからなる。

【００１６】読み出しデータに関連してＥＤＣ装置１０
により用いられるためのメモリ１４から読み出される特
定のＥＤＣワードまたはチェックビットに関連してメモ
リ１４に記憶されるべきチェックビットは、バス２２を
介して送信される。好適な実施例の場合、ＳＥＣ−ＤＥ
Ｄコードが実施される。ＥＤＣワードには６４のビット
が含まれるので、各ＥＤＣワード毎に８つのチェックビ
ットが存在しなければならない。図２の説明に関連して
とりわけ明らかなように、ＥＤＣ装置１０及びメモリ１
４の動作はメモリコントローラ１６に応答する。メモリ
コントローラ１６は更にアドレスバス２４及び制御バス
２６を介してマイクロプロセッサ１２の制御を受ける。 メモリからデータを読み出すべき場合またはメモリにデ
ータを書き込むべき場合、実際のデータがＥＤＣ装置１
０を通る一方、アドレス及び制御情報が、バス２４及び
２６を介してコントローラ１６に送られる。アドレス情
報は更にバス２８を介してメモリ１４に送られる。他の
制御信号はメモリコントローラ１６により接続部３０を
介しメモリ１４へ供給される。

【００１７】図２に関連して明らかなように、一旦エラ
ーが検出されると、ＥＤＣ装置１０はそのようなエラー
の指示をメモリコントローラ１６へ与える。ＥＤＣワー
ドにおけるエラーの検出は、接続部３２を介してメモリ
コントローラ１６に伝えられる。ＥＤＣワードにおける
多重エラー検出は、接続部３４を介してコントローラ１
６に示される。読み出しデータが、検出されて修正され
るべきものである場合、コントローラ１６により許可信
号が接続部３６を介してＥＤＣ装置１０に送られる。そ
の他のさまざまな許可信号はコントローラ１６によりバ
ス３８を介してＥＤＣ装置１０へ与えられる。

【００１８】次に図２を参照すると、ＥＤＣ装置１０が
さらに詳細に示されている。ＥＤＣ装置１０には、同図
に示すように、メモリ１４内の書き込みデータに関連し
て記憶される新しいチェックビットを生成するための第
１の論理ネットワーク４０が含まれている。ネットワー
ク４０は、一連のレジスタ及びトライステートバッファ
を介して書き込みデータを受信するように接続されてい
る。注目されるのは、図２にいくつかのトライステート
バッファが示されているという点である。各バッファに
関連する入力及び出力の数を除くと、こうしたバッファ
は実質的に同一である。周知のように、トライステート
バッファは、論理的「高」（ｌｏｇｉｃ　ｈｉｇｈ）、
または、論理的「低」（ｌｏｇｉｃ　ｌｏｗ）の情報を
表わす入力信号が供給され、３つの出力、即ち、論理的
高、論理的低、及び、高インピーダンスまたはオフ出力
を供給する論理デバイスである。高インピーダンス出力
は、そのポイントに開回路が存在する電子的効果を生成
する。その一例としてトライステートバッファ４４につ
いて考察する。バス３８から適当な信号を受信すると、
バッファ４４は高インピーダンス出力を送り出し、開回
路の効果を生成する。この「トライステート」の間、プ
ロセッサ１２によりバス１８上に与えられる書き込みデ
ータは、バッファ４４を通過することが防止され、その
代りに一連のビットレジスタ４６、４８、５０、５２に
送られる。各種トライステートバッファの制御及び動作
は単純であり、ここで更に詳細に説明することとする。

【００１９】メモリ１４に書き込むべきデータは、バス
１８を介して各種ビットレジスタ４６〜５２に与えられ
る。いずれかの特定のビットレジスタにおけるこうした
データの記憶は、クロック入力４７、４９、５１、５３
の何れか一つに供給される許可信号に依存する。例えば
、メモリ１４に６４ビットのデータが記憶されるものと
仮定する。バス１８は、図示するように３２ビットを並
列に扱うことができるので、プロセッサ１２は、まずバ
ス１８を介して３２ビットの書き込みデータを送ってビ
ットレジスタ４６へ記憶させる。 その後、第２の３２ビットの書き込みデータがバス１８
を介して送られてビットレジスタ４８に記憶される。更
にレジスタ４６，４８　に記憶されている書き込みデー
タは、適宜使用可能になるトライステートバッファを介
してバス５４及び５０に送り出すことにより、６４ビッ
トのＥＤＣワードとして第１の論理ネットワーク４０に
与えられる。第１の論理ネットワーク４０によって生成
されるチェックビットはバス２２を介してメモリに送ら
れ、同時に、レジスタ４６，４８　に記憶された書き込
みデータはバス５８を介してデータバス２０に送られる
。

【００２０】ＥＤＣ装置１０はまた、メモリ１４から読
み出されるチェックビット及び読み出しデータに関連し
たシンドロームを生成する第２の論理ネットワーク６０
も含んでいる。第２の論理ネットワーク６０は、データ
ラッチ６２及びチェックビットラッチ６４を介してメモ
リ１６から読み出しデータ及びチェックビットを受信す
るように接続されている。メモリ１６から読み出される
データは許可バス３８上の適当な許可信号に応答してラ
ッチ６２に記憶される。同様に、読み出された読み出し
データに関連してチェックビットが記憶されているメモ
リ１６から読み出されるチェックビットは、第２の論理
ネットワーク６０による後続動作に備えて、バス３８上
の適当な許可信号によってラッチ６４に保持される。

【００２１】好適な実施例の場合、論理ネットワーク４
０及び６０は複数の排他的ＯＲゲートから形成され、更
にこうしたＯＲゲートは排他的ＯＲツリーを形成するよ
うに構成されている。こうした排他的ＯＲツリーは、周
知のようにいくつかのレベルを有しており、こうしたツ
リーに与えられるデータは１次入力レベルに適用される
。このような場合、各排他的ＯＲゲートには２ビットの
データが与えられる。このため、５レベルの排他的ＯＲ
ツリー、即ち１次入力レベルにおいて３２の入力部（１
６の排他的ＯＲゲート）を有する排他的ＯＲツリーが利
用可能である。本発明の好適な実施例の場合、論理ネッ
トワーク４０には、１次入力レベルにおいて少なくとも
３０の入力部をそれぞれ有する８つの排他的ＯＲツリー
が含まれており、論理ネットワーク６０には、１次入力
レベルにおいて少なくとも３１の入力部を有する８つの
排他的論理ＯＲツリーが含まれている。チェックビット
は、第２の論理ネットワーク６０に直接供給されるので
、直接１次入力レベルのＸＯＲツリーのそれぞれにチェ
ックビットを送ることができる。従って、シンドローム
はＸＯＲツリーの直接総合出力である。同様に、第１の
論理ネットワーク４０における各ＸＯＲツリーの出力が
チェックビットを構成する。

【００２２】当業者には明らかなように、ネットワーク
４０に対する書き込みデータの適用、及びネットワーク
６０に対する読み出しデータ及びチェックビットの適用
は、多くの方法で実施可能である。ＥＤＣワードには６
４のビットが含まれており、また、各ネットワークには
３０または３１ビットのほぼ８つの組み合わせが含まれ
ているので、多数の組み合わせを実施することができる
。また、利用されるビットの特定の組み合わせが、利用
される特定のＥＤＣコードによって決まることも当業者
にとっては自明なことであろう。本発明は、特定のＥＤ
Ｃコードに依存するものではなく、必要とされるビット
の組み合わせを含めて数多くのコードが利用可能であり
、周知のところであるため、そのような解説は行わなか
った。このようなコードまたはビット組み合わせを用い
てチェックビットを生成し、またシンドロームを生成す
ることは本発明の範囲内である。

【００２３】ＥＤＣ装置１０には、シンドロームを受信
するように接続され、シンドロームに応答して最終的に
指示信号を生成する指示回路も含まれている。その指示
信号は、単一エラーと多重エラーとのどちらが検出され
たのかを反映する。単一エラーが検出された場合、接続
部３２のみを介してメモリコントローラ１６へ信号が送
られる。また多重エラーが検出された場合には、接続部
３２及び接続部３４の両者を介してメモリコントローラ
１６へ信号が送られる。

【００２４】指示信号は、デコーダ６６でシンドローム
をデコードすることによって生成される。好適な実施例
の場合、デコーダ６６は８入力ＮＡＮＤゲート７２を含
む。ネットワーク４０及び６０に含まれる多重ＸＯＲツ
リーへデータを供給する場合と同様に、デコーダ６６の
ＮＡＮＤゲートへ与えられるビットの組み合わせは、使
用される特定のＥＤＣコードによって決まる。ＳＥＣ−
ＤＥＤコードのようなコードについては、シンドローム
ビットを一緒に反転シンドロームビットを処理しなけれ
ばならない場合がある。こうした場合には、適当なイン
バータ（図示せず）を利用して反転シンドロームビット
を生成させることができる。特定のコードに関連したデ
コードを行うためのシンドロームビット及び反転シンド
ロームビットの組み合わせは周知の通りである。シンド
ロームビットの特定の組み合わせは、本発明を理解する
上で必須ではないので、こうした組み合わせについては
特に説明しない。選択された特定のＥＤＣコードのデコ
ードに用いられる既知の組合せを利用することができる
。

【００２５】一般にデコーダ６６はシンドロームを解析
し、単一ビットエラーの場合にはエラーがどこに生じた
かを検出し、その出力部から修正信号、即ちラッチ６２
に納められた読み出しデータの修正に用いられる６４ビ
ットの読み出しデータ及び８つのチェックビットを生成
する。

【００２６】修正信号の各ビット、即ち７２のビットが
論理的高を反映する場合、読み出しデータには多重エラ
ーが含まれている。修正信号の各ビットはＡＮＤゲート
６８の入力部に接続されている。ＡＮＤゲート６８に対
する入力が全て高の場合、論理的高の出力がＡＮＤゲー
ト６８によりＮＡＮＤゲート７０の入力へ供給される。

【００２７】また、シンドロームはＯＲゲート７２にも
供給される。シンドロームの任意の単一ビット、即ち好
適な実施例において８つ存在する単一ビットが論理的高
である場合には、ＯＲゲート７２はＮＡＮＤゲート７０
，７４の入力へ論理的高の出力を供給する。ＮＡＮＤゲ
ート７０のもう１つの入力部及びＮＡＮＤゲート７４の
もう１つの入力部は、制御レジスタ７７の検出許可出力
７５に接続されている。検出許可出力７５は、プロセッ
サ１２が特定の出力を知っている限り、レジスタ出力の
うちのどれか１つとすることができる。制御レジスタ７
７には、読み出しエラーの検出が所望される毎にバス１
８を介してプロセッサ１２からデータが与えられる。好
適な実施例の場合、プロセッサ１２は、出力７５におけ
る論理的高信号の送り出しを制御することによってエラ
ーが検出されるか否かを制御する。

【００２８】図２に示すように、ＮＡＮＤゲート７０，
７４　の入力に論理的高信号を供給した結果として、Ｏ
Ｒゲート７２の出力もまた論理的高である場合、即ちＯ
Ｒゲート７２への入力のどれか一つが高の場合に限り、
読み出しデータエラーが指示される。同様に、多重エラ
ー信号は、ＯＲゲート７２及びＡＮＤゲート６８の出力
が両方とも高の場合に限り、ＮＡＮＤゲート７０により
供給される。図２に示すように、ＮＡＮＤゲート７０の
出力はフリップフロップ７６に供給される。図２はまた
シンドロームが一時的記憶のためにシンドロームレジス
タ７８へ供給されることを示している。また、ＥＤＣ装
置１０には、図示するように、シンドロームに応答して
修正信号を生成し、こうした修正信号に応答してラッチ
６２に記憶されている読み出しデータを修正する修正回
路も含まれている。修正信号には明らかに６４の並列修
正信号すなわち、幅が６４ビットの修正ワードが含まれ
ている。

【００２９】デコーダ６６の出力はＮＯＲゲート８０へ
の入力として供給される。好適な実施例において、ＮＯ
Ｒゲート８０は実際には６４の２入力ＮＯＲゲートが含
むものであり、接続部３６によって供給される許可（検
出及び修正）信号がＮＯＲゲートのそれぞれに対する入
力の一つとして供給されると共に、他の一つの入力が、
デコーダ６６から出力されるデータビットのうちの１つ
を受信するように接続されているという点が注目される
。このように、ＮＯＲゲート８０は、デコード（修正）
信号を通し、反転修正信号を生成するようになっている
。

【００３０】反転修正信号は排他的ＯＲゲート８２への
入力として供給される。注目される点は、排他的ＯＲゲ
ート８２が実際には６４の２入力排他的ＯＲゲートを含
んでいることである。各排他的ＯＲゲートの入力の１つ
は反転修正信号のうちの１つに接続される一方、各排他
的ＯＲゲートのもう１つのビットはラッチ６２に記憶さ
れた読み出しデータのビットのうちの１つを受信するよ
うに接続されている。排他的ＯＲゲート８２の出力は修
正された読み出しデータである。このような修正データ
はラッチ８４に記憶される。好適な実施例においてはこ
のために２次ラッチ８６も設けられている。修正された
読み出しデータは次にラッチ８４からトライステートバ
ッファを介してデータバス１８上へと出力される。

【００３１】以上から明らかなように、読み出しデータ
に存在する多重エラーを反映する指示信号は、シンドロ
ームと修正信号との両方に応答して生成される。注目さ
れるのは、ラッチ６４に含まれるチェックビットを記憶
するためにもう１つのラッチ８８が設けられている点で
ある。

【００３２】ＥＤＣ装置１０の動作時に、デジタルワー
ド形式でメモリに書き込まれているデータがＥＤＣワー
ドより少数のビットを含んでおり、即ち各ワードに書き
込まれるべきビット数が６４未満である場合がよくある
。このような場合、読み出し／修正／書き込み（ＲＭＷ
）動作を行うことが必要となる。このような動作におい
ては、メモリに書き込まれるべきデータと論理的に連続
したデータをメモリから読み出し、その読み出しデータ
を書き込みデータと組み合わせた後にチェックビットを
生成することが必要になる。従来、読み出しデータにエ
ラーが存在する場合、こうしたエラーの検出及び修正は
、時間がかかるだけでなく、制御の観点からも厄介であ
った。

【００３３】本発明によって得られる構成、すなわち、
第１のネットワーク４０と第２のネットワーク６０によ
る構成においては、読み出しデータと書き込みデータを
組み合わせて、チェックビットを生成すると同時に、読
み出しデータについてエラーの有無をチェックすること
ができる。好適な実施例の場合、メモリコントローラ１
６はメモリ１４に対する書き込みストローブ信号が供給
される接続部３０及び修正許可信号が供給される接続部
３６を介してそのような動作を制御する。メモリコント
ローラ１６は当初、接続部３６を介してエラー修正を禁
止する。ＲＭＷ動作時に、読み出しデータにおいてエラ
ーが検出されると、接続部３０を介して書き込みストロ
ーブを遅延させることにより書き込みサイクルを延長し
、接続部３６を介してエラー修正を許可し、次いでＥＤ
Ｃ装置１０が、読み出しデータを修正し、修正した読み
出しデータと書き込みデータを組み合わせて新しいチェ
ックビットを生成することが可能となるというだけのこ
とである。更に、メモリコントローラ１６からメモリ１
４への接続部３０により、ＲＭＷサイクルの完了を表明
することができる。

【００３４】各種トライステートバッファ及びバス５８
は、ＲＭＷ動作時に、ラッチ６２に記憶されている読み
出しデータとレジスタ４６〜５２に記憶されている書き
込みデータとを組み合わせるための組み合わせ装置とし
て働く。トライステートバッファ９０に加え、バス５４
及びバス５６に取りつけられたトライステートバッファ
が、組み合わせ装置の一部を形成している。例示のため
、組み合わせ装置とサンプルＲＭＷ動作については、バ
ス５８及びトライステートバッファ９０〜９４に関連し
て説明を行うことにする。前述のように、トライステー
トバッファは、バス３８を介してバイト許可信号を受信
するように接続されている。このバイト許可信号は、下
記の組み合わせを得るため、メモリコントローラ１６に
よって生成される。

【００３５】書き込みデータは、バス１８をプロセッサ
１２からレジスタ４６，４８　へと送られる。想起され
るように、データが記憶されている特定のレジスタは、
メモリコントローラ１６によって入力４７，４９，５１
，５３に対して接続部３８上に生成される信号に依存し
ている。例示のため、書き込みデータの記憶用にレジス
タ４６，４８が選択された。ただし、受信ビット数は、
６４ビットのＥＤＣワードを完成するには不十分である
。ＥＤＣワードの完成に十分な読み出しデータは、メモ
リ１４から読み出されてラッチ６２に記憶される。この
読み出しデータは、排他的ＯＲゲート８２を介してトラ
イステートバッファ９０へ送られる。メモリコントロー
ラ１６によってバイト許可信号が生成されてトライステ
ートバッファ９０〜９４に供給されると、書き込みデー
タがトライステートバッファ９２，９４　によってバス
５８中の６４ビット経路のいくつかに送られ、読み出し
データはトライステートバッファ９０によってバス５８
中の残りのビット経路に送られる。組み合わせられた書
き込み及び読み出しデータは、チェックビットの生成の
ため論理ネットワーク４０へ供給される。

【００３６】同時に、メモリ１４から検索された読み出
しデータ及び関連するチェックビットが、第２の論理ネ
ットワーク６０によって分析される。注目されるのは、
エラー修正を行なうためには、メモリコントローラ１６
が適当な許可信号を接続部３６に供給する必要があると
いう点である。読み出しデータにエラーが検出されない
場合には、レジスタ４６，４８　に記憶されている書き
込みデータがバス５４，５６，５８を介してデータバス
２０へ送られてメモリ１４へと記憶される。第１の論理
ネットワーク４０によって生成される新しいチェックビ
ットはチェックビットバス２２へ送られて、書き込みデ
ータと関連してメモリ１４に記憶される。

【００３７】ただし、読み出しデータにエラーが検出さ
れた場合には、修正許可信号がメモリコントローラ１６
により接続部３６を介してＮＯＲゲート８０へ送られる
。前述のように、ラッチ６２に記憶された読み出しデー
タは、デコーダ６６及びＮＯＲゲート８０により生成さ
れる修正信号と共に排他的ＯＲゲート８２を通ることに
よって修正される。次に、修正された読み出しデータは
、レジスタ４６，４８　に記憶されている書き込みデー
タと組み合わせるため、トライステートバッファ９０を
介してバス５８に送られる。修正された読み出しデータ
との組み合わせにより、書き込みデータに関連してメモ
リ１４に記憶させるためのチェックビットが生成される
。メモリコントローラ１６は次に接続部３０を介して書
き込みストローブを表明し、書き込みデータ及びチェッ
クビットをメモリ１４に記憶し、ＲＭＷサイクルを完了
する。

【００３８】本発明の解説及び例示は特定の実施例に関
連して行ったが、当業者には明らかなように、上述の発
明の詳細な説明及び特許請求の範囲に記載の本発明の思
想を逸脱することなく修正及び変更を行うことが可能で
ある。例えば、本発明は、エラー検出及び修正のために
ＳＥＣ−ＤＥＤコードを用いたものに関連して説明して
きたが、本発明の思想を逸脱することなく他のコードを
用いることも可能である。

【００３９】

【発明の効果】本発明は上述のように、書き込みデータ
を受信するために接続された第１の論理ネットワークが
書き込みデータと関連してメモリに記憶する新しいチェ
ックビットを生成し、読み出しデータ及びチェックビッ
トを受信するために接続された第２の論理ネットワーク
が読み出しデータ及びチェックビットに関連したシンド
ロームを同時に生成するので、エラーの検出及び修正に
要する時間を最短とし、システムの性能を最大限に発揮
させることが可能となる。

【図面の簡単な説明】

【図１】本発明によるエラー検出／修正装置を含むマイ
クロプロセッサベースのシステムを示すブロック図であ
る。

【図２】図１のエラー検出／修正装置を示すより詳細な
ブロック図である。

【符号の説明】

１０　　　　ＥＤＣ装置 １２　　　　マイクロプロセッサ １４　　　　メモリ １６　　　　メモリコントローラ ４０　　　　第１の論理ネットワーク ６０　　　　第２の論理ネットワーク

Claims (1)

【特許請求の範囲】
1. 【請求項１】読み出し及び書き込み命令を生成する処理
   装置と、書き込み命令に応じて書き込みデータが記憶さ
   れると共に読み出し命令に応じて読み出しデータ及びチ
   ェックビットが読み出されるメモリとを有するシステム
   におけるエラー検出／修正装置であって、書き込みデー
   タを受信するように接続されると共に新しいチェックビ
   ットを生成して前記書き込みデータに関連させて前記メ
   モリ内に記憶させる第１の論理ネットワークと、前記メ
   モリから読み出される読み出しデータ及びチェックビッ
   トを受信するように接続されると共に前記読み出しデー
   タ及び前記チェックビットに関連させてシンドロームを
   生成する第２の論理ネットワークとからなり、この装置
   が、前記処理装置と前記メモリとの間に挿入して設けら
   れ、前記書き込みデータ及び前記読み出しデータがこの
   装置を通過するようにしたことを特徴とする、エラー検
   出／修正装置。