JPH04308955A - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
- Publication number
- JPH04308955A JPH04308955A JP3072891A JP7289191A JPH04308955A JP H04308955 A JPH04308955 A JP H04308955A JP 3072891 A JP3072891 A JP 3072891A JP 7289191 A JP7289191 A JP 7289191A JP H04308955 A JPH04308955 A JP H04308955A
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- JP
- Japan
- Prior art keywords
- shared bus
- slave
- processor
- interrupt signal
- delay means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサ装置
に係わり、特に複数のスレーブプロセッサが共有バスを
同時にアクセスした場合、各スレーブプロセッサが平等
かつ有効的に共有バスを専有できるようにしたマルチプ
ロセッサ装置に関する。
に係わり、特に複数のスレーブプロセッサが共有バスを
同時にアクセスした場合、各スレーブプロセッサが平等
かつ有効的に共有バスを専有できるようにしたマルチプ
ロセッサ装置に関する。
【０００２】
【従来の技術】近年、ワークステーション等のシステム
の高性能化のためにマイクロプロッセサを複数個使用す
るマルチプロセッサシステムの構成をとるものが主流に
なってきている。この種のマルチプロセッサ装置におい
て、複数のスレーブプロセッサが同時に共有バスをアク
セスする場合に対して、平等に共有バスを使用できるよ
うにバス調停回路が設けられている。その一例として、
特開平２−６８６４９号公報に示すような構成がある。 以下、その構成について図４および図５を参照しながら
説明する。ここで説明するマルチプロセッサ装置のスレ
ーブプロセッサ数は３つと仮定する。
の高性能化のためにマイクロプロッセサを複数個使用す
るマルチプロセッサシステムの構成をとるものが主流に
なってきている。この種のマルチプロセッサ装置におい
て、複数のスレーブプロセッサが同時に共有バスをアク
セスする場合に対して、平等に共有バスを使用できるよ
うにバス調停回路が設けられている。その一例として、
特開平２−６８６４９号公報に示すような構成がある。 以下、その構成について図４および図５を参照しながら
説明する。ここで説明するマルチプロセッサ装置のスレ
ーブプロセッサ数は３つと仮定する。
【０００３】図４に示すように、マルチプロセッサ装置
は、一定時間毎に割り込み信号５を出力するタイマ８と
、共有ＲＡＭ７を内蔵し、割り込み信号５を入力とする
マスタプロセッサ１と、割り込み信号５を遅延させる遅
延手段３１〜３３を内蔵したスレーブプロセッサ２１〜
２３と、マスタプロセッサ１及びスレーブプロセッサ２
１〜２３に接続する共有バス４から構成される。以上の
ように構成されたマルチプロセッサ装置について、以下
その動作を説明する。
は、一定時間毎に割り込み信号５を出力するタイマ８と
、共有ＲＡＭ７を内蔵し、割り込み信号５を入力とする
マスタプロセッサ１と、割り込み信号５を遅延させる遅
延手段３１〜３３を内蔵したスレーブプロセッサ２１〜
２３と、マスタプロセッサ１及びスレーブプロセッサ２
１〜２３に接続する共有バス４から構成される。以上の
ように構成されたマルチプロセッサ装置について、以下
その動作を説明する。
【０００４】タイマ８は一定時間毎に割り込み信号５を
出力し、マスタプロセッサ１及びスレーブプロセッサ２
１〜２３に供給される。マスタプロセッサ１は、この割
り込み信号５によってデータを共有ＲＡＭ７に書き込む
。各スレーブプロセッサ２１〜２３が共有ＲＡＭ７のデ
ータを読み込む場合、各スレーブプロセッサ２１〜２３
が共有バス４を専有する時間はある程度決っており、こ
の時間を前もって求めておき、その時間分間隔をおいて
割り込み信号５が到達するように、遅延手段３１〜３３
の遅延時間を設定する。すなわち図５に示すように、遅
延手段３１の遅延時間をＴ１（＝０）、遅延手段の遅延
時間３２をＴ２、遅延手段３３の遅延時間をＴ３とすれ
ば、共有バス４の使用状態は各スレーブプロセッサ２１
〜２３は競合することなしに平等にバス使用権を獲得す
る。
出力し、マスタプロセッサ１及びスレーブプロセッサ２
１〜２３に供給される。マスタプロセッサ１は、この割
り込み信号５によってデータを共有ＲＡＭ７に書き込む
。各スレーブプロセッサ２１〜２３が共有ＲＡＭ７のデ
ータを読み込む場合、各スレーブプロセッサ２１〜２３
が共有バス４を専有する時間はある程度決っており、こ
の時間を前もって求めておき、その時間分間隔をおいて
割り込み信号５が到達するように、遅延手段３１〜３３
の遅延時間を設定する。すなわち図５に示すように、遅
延手段３１の遅延時間をＴ１（＝０）、遅延手段の遅延
時間３２をＴ２、遅延手段３３の遅延時間をＴ３とすれ
ば、共有バス４の使用状態は各スレーブプロセッサ２１
〜２３は競合することなしに平等にバス使用権を獲得す
る。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなマルチプロセッサ装置の構成では、スレーブプロセ
ッサが共有バス４の専有を要求しない場合でも、常にす
べてのスレーブプロセッサに対して平等にバス使用権を
与えるため、どのスレーブプロセッサも共有バスを使用
しない無駄な時間が生じるという問題点を有している。
うなマルチプロセッサ装置の構成では、スレーブプロセ
ッサが共有バス４の専有を要求しない場合でも、常にす
べてのスレーブプロセッサに対して平等にバス使用権を
与えるため、どのスレーブプロセッサも共有バスを使用
しない無駄な時間が生じるという問題点を有している。
【０００６】そこで、本発明は上記の課題を解決するも
ので、共有バスを平等かつ有効的に専有できるようにし
たマルチプロセッサ装置を提供することを目的とする。
ので、共有バスを平等かつ有効的に専有できるようにし
たマルチプロセッサ装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のマルチプロセッ
サ装置は、マスタプロセッサと複数のスレーブプロセッ
サが接続される共有バスと、この共有バスを専有するた
めのリクエスト信号を出力するスレーブプロセッサと、
このリクエスト信号により前記共有バスの専有を要求す
る前記スレーブプロセッサの数を認識すると共に、認識
された数のスレーブプロセッサが前記共有バスを専有す
るのに必要な時間分の割り込み信号を出力するマスタプ
ロセッサと、前記割り込み信号を前記リクエスト信号の
状態により１つのスレーブプロセッサが前記共有バスを
専有するのに必要な時間分遅延させる遅延手段とを備え
た構成を採用するものである。
サ装置は、マスタプロセッサと複数のスレーブプロセッ
サが接続される共有バスと、この共有バスを専有するた
めのリクエスト信号を出力するスレーブプロセッサと、
このリクエスト信号により前記共有バスの専有を要求す
る前記スレーブプロセッサの数を認識すると共に、認識
された数のスレーブプロセッサが前記共有バスを専有す
るのに必要な時間分の割り込み信号を出力するマスタプ
ロセッサと、前記割り込み信号を前記リクエスト信号の
状態により１つのスレーブプロセッサが前記共有バスを
専有するのに必要な時間分遅延させる遅延手段とを備え
た構成を採用するものである。
【０００８】
【作用】本発明は上記した構成により、共有バスの専有
を要求するスレーブプロセッサのみに遅延手段で遅延さ
せた割り込み信号を与えるので、平等かつ有効的に共有
バスを専有できる。
を要求するスレーブプロセッサのみに遅延手段で遅延さ
せた割り込み信号を与えるので、平等かつ有効的に共有
バスを専有できる。
【０００９】
【実施例】本発明の実施例について図面を参照して説明
する。ただし、本実施例のマルチプロセッサ装置のスレ
ーブプロセッサの数は３つと仮定する。
する。ただし、本実施例のマルチプロセッサ装置のスレ
ーブプロセッサの数は３つと仮定する。
【００１０】本発明の一実施例のブロック図を図１に示
す。図１において、本実施例のマルチプロセッサ装置は
、マスタプロセッサ１と複数のスレーブプロセッサ２１
〜２３が接続されている共有バス４と、共有バス４を専
有するためのリクエスト信号６を出力するスレーブプロ
セッサ２１〜２３と、リクエスト信号６により共有バス
４の専有を要求するスレーブプロセッサの数を認識する
と共に、認識された数のスレーブプロセッサが共有バス
４を専有するのに必要な時間分の割り込み信号５を出力
するマスタプロセッサ１と、割り込み信号５をリクエス
ト信号の状態により１つのスレーブプロセッサが共有バ
ス４を専有するのに必要な時間分割り込み信号５を遅延
させ、スレーブプロセッサに対応した数の遅延手段３１
〜３３から構成される。ただし他の要素（例えばＲＯＭ
，ＦＰＵ等）は図示していない。またａは前段からの割
り込み信号５、ｂはリクエスト信号６、ｃはスレーブプ
ロセッサへの割り込む信号、ｄは後段への割り込み信号
を示す。
す。図１において、本実施例のマルチプロセッサ装置は
、マスタプロセッサ１と複数のスレーブプロセッサ２１
〜２３が接続されている共有バス４と、共有バス４を専
有するためのリクエスト信号６を出力するスレーブプロ
セッサ２１〜２３と、リクエスト信号６により共有バス
４の専有を要求するスレーブプロセッサの数を認識する
と共に、認識された数のスレーブプロセッサが共有バス
４を専有するのに必要な時間分の割り込み信号５を出力
するマスタプロセッサ１と、割り込み信号５をリクエス
ト信号の状態により１つのスレーブプロセッサが共有バ
ス４を専有するのに必要な時間分割り込み信号５を遅延
させ、スレーブプロセッサに対応した数の遅延手段３１
〜３３から構成される。ただし他の要素（例えばＲＯＭ
，ＦＰＵ等）は図示していない。またａは前段からの割
り込み信号５、ｂはリクエスト信号６、ｃはスレーブプ
ロセッサへの割り込む信号、ｄは後段への割り込み信号
を示す。
【００１１】ここで用いる遅延手段３１〜３３の一実施
例を図２に示す。遅延手段３１〜３３において、ラッチ
２４がリクエスト信号ｃの状態を記憶し、リクエスト信
号ｃがハイの時、前段からの割り込み信号ａを遅延回路
２５で遅延させ、対応するスレーブプロセッサにスレー
ブプロセッサへの割り込む信号ｃを与え、同一信号を後
段へ与える。また、リクエスト信号ｃがローの時、前段
からの割り込み信号ａは遅延回路２５を介さずに後段へ
与え、対応するスレーブプロセッサにはローレベルの割
り込む信号ｃを与える。
例を図２に示す。遅延手段３１〜３３において、ラッチ
２４がリクエスト信号ｃの状態を記憶し、リクエスト信
号ｃがハイの時、前段からの割り込み信号ａを遅延回路
２５で遅延させ、対応するスレーブプロセッサにスレー
ブプロセッサへの割り込む信号ｃを与え、同一信号を後
段へ与える。また、リクエスト信号ｃがローの時、前段
からの割り込み信号ａは遅延回路２５を介さずに後段へ
与え、対応するスレーブプロセッサにはローレベルの割
り込む信号ｃを与える。
【００１２】次に、本実施例の動作について図３を用い
て説明する。スレーブプロセッサ２１及び２３が共有バ
ス４の専有を要求した場合を仮定する。この時、スレー
ブプロセッサ２１及び２３は、マスタプロセッサ１に対
してリクエスト信号６を出力する。リクエスト信号６は
、各スレーブプロセッサに対応した遅延手段３１〜３３
にも出力されている。リクエスト信号６を受け取ったマ
スタプロセッサ１は、公知のデコード手段を用いてこの
リクエスト信号６の状態により、共有バス４の専有を要
求したスレーブプロセッサの数を認識する。これと同時
に、この認識された数のスレーブプロセッサが共有バス
４を専有するのに必要な時間分の割り込み信号５を出力
する。即ち割り込み信号５の間隔を認識されたスレーブ
プロセッサ数だけ空ける。
て説明する。スレーブプロセッサ２１及び２３が共有バ
ス４の専有を要求した場合を仮定する。この時、スレー
ブプロセッサ２１及び２３は、マスタプロセッサ１に対
してリクエスト信号６を出力する。リクエスト信号６は
、各スレーブプロセッサに対応した遅延手段３１〜３３
にも出力されている。リクエスト信号６を受け取ったマ
スタプロセッサ１は、公知のデコード手段を用いてこの
リクエスト信号６の状態により、共有バス４の専有を要
求したスレーブプロセッサの数を認識する。これと同時
に、この認識された数のスレーブプロセッサが共有バス
４を専有するのに必要な時間分の割り込み信号５を出力
する。即ち割り込み信号５の間隔を認識されたスレーブ
プロセッサ数だけ空ける。
【００１３】まず、スレーブプロセッサ２１は、共有バ
ス４の専有を要求しているので遅延手段３１は割込み信
号５をＴ１（遅延手段３１〜３３の遅延時間）だけ遅延
したものをスレーブプロセッサ２１に出力し共有バス４
を専有させると同時に、次段の遅延手段３２にも遅延さ
せた割り込み信号５を出力する。
ス４の専有を要求しているので遅延手段３１は割込み信
号５をＴ１（遅延手段３１〜３３の遅延時間）だけ遅延
したものをスレーブプロセッサ２１に出力し共有バス４
を専有させると同時に、次段の遅延手段３２にも遅延さ
せた割り込み信号５を出力する。
【００１４】次にスレーブプロセッサ２２は共有バス４
の専有を要求していないので、遅延手段３２はスレーブ
プロセッサ２２には割り込み信号５を出力せず、また次
段の遅延手段３３には入力された割り込み信号５をその
まま遅延させずに出力する。
の専有を要求していないので、遅延手段３２はスレーブ
プロセッサ２２には割り込み信号５を出力せず、また次
段の遅延手段３３には入力された割り込み信号５をその
まま遅延させずに出力する。
【００１５】次に共有バス４の専有を要求しているスレ
ーブプロセッサ２３は割込み信号５をＴ１だけ遅延した
ものをスレーブプロセッサ２３に出力し共有バス４を専
有させれば、共有バス４を競合せずに専有できる。
ーブプロセッサ２３は割込み信号５をＴ１だけ遅延した
ものをスレーブプロセッサ２３に出力し共有バス４を専
有させれば、共有バス４を競合せずに専有できる。
【００１６】また、マスタプロセッサ１が認識したスレ
ーブプロセッサの数だけのサイクルが終了したら、マス
タプロセッサ１は、次のリクエスト信号６を再び受け取
り、共有バス４の専有を要求したスレーブプロセッサの
数を認識し、上記と同様の動作をする。ここで、１サイ
クルとは、１つのスレーブプロセッサが共有バスを専有
する時間と定義している。従って、共有バス４を専有を
要求したスレーブプロセッサ２１及び２３は競合するこ
となく専有している。また、共有バス４の専有を要求し
ないスレーブプロセッサ２２には、共有バスの使用権を
与えておらず、有効に共有バスを利用している。
ーブプロセッサの数だけのサイクルが終了したら、マス
タプロセッサ１は、次のリクエスト信号６を再び受け取
り、共有バス４の専有を要求したスレーブプロセッサの
数を認識し、上記と同様の動作をする。ここで、１サイ
クルとは、１つのスレーブプロセッサが共有バスを専有
する時間と定義している。従って、共有バス４を専有を
要求したスレーブプロセッサ２１及び２３は競合するこ
となく専有している。また、共有バス４の専有を要求し
ないスレーブプロセッサ２２には、共有バスの使用権を
与えておらず、有効に共有バスを利用している。
【００１７】以上のように本実施例によれば、共有バス
４の専有を要求しているスレーブプロセッサのみに選択
的に遅延させた割り込み信号５を与えるようにしたので
、スレーブプロセッサは共有バス上の競合を起こすこと
なく、平等かつ有効的に共有バスを使用することができ
る。
４の専有を要求しているスレーブプロセッサのみに選択
的に遅延させた割り込み信号５を与えるようにしたので
、スレーブプロセッサは共有バス上の競合を起こすこと
なく、平等かつ有効的に共有バスを使用することができ
る。
【００１８】なお、本実施例ではスレーブプロセッサに
対応した数だけの遅延手段３１〜３３を用いたが、スレ
ーブプロセッサに対応した数だけの遅延手段を用いる必
要性はなく、例えば１つの遅延手段で構成しても良いこ
とは言うまでもない。
対応した数だけの遅延手段３１〜３３を用いたが、スレ
ーブプロセッサに対応した数だけの遅延手段を用いる必
要性はなく、例えば１つの遅延手段で構成しても良いこ
とは言うまでもない。
【００１９】
【発明の効果】以上説明したように本発明では、共有バ
スの専有を要求しているスレーブプロセッサのみに選択
的に遅延させた割り込み信号を与えるようにしたので、
スレーブプロセッサは共有バス上の競合を起こすことな
く、平等かつ有効的に共有バスを使用することができる
。
スの専有を要求しているスレーブプロセッサのみに選択
的に遅延させた割り込み信号を与えるようにしたので、
スレーブプロセッサは共有バス上の競合を起こすことな
く、平等かつ有効的に共有バスを使用することができる
。
【図１】本発明の一実施例におけるマルチプロセッサ装
置のブロック図である。
置のブロック図である。
【図２】遅延手段の一実施例の回路図である。
【図３】本発明のマルチプロセッサ装置の動作図である
。
。
【図４】従来例のマルチプロセッサ装置のブロック図で
ある。
ある。
【図５】従来例のマルチプロセッサ装置の動作図である
。
。
１ マスタプロセッサ
４ 共有バス
５ 割り込み信号
６ リクエスト信号
７ 共有ＲＡＭ
２１〜２３ スレーブプロセッサ
３１〜３３ 遅延手段
Claims (1)
- 【請求項１】マスタプロセッサと複数のスレーブプロセ
ッサが接続される共有バスと、この共有バスを専有する
ためのリクエスト信号を出力するスレーブプロセッサと
、このリクエスト信号により前記共有バスの専有を要求
する前記スレーブプロセッサの数を認識すると共に、認
識された数のスレーブプロセッサが前記共有バスを専有
するのに必要な時間分の割り込み信号を出力するマスタ
プロセッサと、前記割り込み信号を前記リクエスト信号
の状態により１つのスレーブプロセッサが前記共有バス
を専有するのに必要な時間分遅延させる遅延手段とを備
えたマルチプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072891A JPH04308955A (ja) | 1991-04-05 | 1991-04-05 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072891A JPH04308955A (ja) | 1991-04-05 | 1991-04-05 | マルチプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04308955A true JPH04308955A (ja) | 1992-10-30 |
Family
ID=13502428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072891A Pending JPH04308955A (ja) | 1991-04-05 | 1991-04-05 | マルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04308955A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006065776A (ja) * | 2004-08-30 | 2006-03-09 | Hitachi Kokusai Electric Inc | ソフトウェア無線機 |
| JP2009521055A (ja) * | 2005-12-23 | 2009-05-28 | エヌエックスピー ビー ヴィ | 交互割り込みのための二重割り込みラインを有するａｖレンダリング周辺装置 |
-
1991
- 1991-04-05 JP JP3072891A patent/JPH04308955A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006065776A (ja) * | 2004-08-30 | 2006-03-09 | Hitachi Kokusai Electric Inc | ソフトウェア無線機 |
| JP2009521055A (ja) * | 2005-12-23 | 2009-05-28 | エヌエックスピー ビー ヴィ | 交互割り込みのための二重割り込みラインを有するａｖレンダリング周辺装置 |
| US8484389B2 (en) | 2005-12-23 | 2013-07-09 | Entropic Communications, Inc. | AV renderer peripheral with dual inerrupt lines for staggered interrupts |
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