JPH04309012A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04309012A JPH04309012A JP3100358A JP10035891A JPH04309012A JP H04309012 A JPH04309012 A JP H04309012A JP 3100358 A JP3100358 A JP 3100358A JP 10035891 A JP10035891 A JP 10035891A JP H04309012 A JPH04309012 A JP H04309012A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- differential
- pull
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、信号伝送技術さらには
電圧駆動方式による差動伝送に適用して特に有効な技術
に関し、例えばＥＣＬ系論理ＬＳＩ間の信号伝送に利用
して有効な技術に関する。
電圧駆動方式による差動伝送に適用して特に有効な技術
に関し、例えばＥＣＬ系論理ＬＳＩ間の信号伝送に利用
して有効な技術に関する。
【０００２】
【従来の技術】従来、ＬＳＩ内においてある回路から他
の回路へ信号を伝送する方式としては、例えば内部バス
方式のように信号線の電位をハイレベルとロウレベルに
振り受信側でしきい値電圧と比較するとで信号レベルを
検出する電圧駆動方式と、差動増幅器で一対の信号線を
逆方向に駆動する電流駆動方式がある（特開昭５９−４
７６９８号）。一方、論理ＬＳＩ間の信号伝送方式とし
ては、一般にＭＯＳＬＳＩでは電圧駆動方式が、またバ
イポーラＬＳＩで電流駆動方式が適用されており、いず
れもピン数を節約するため伝送される信号はシングルエ
ンド（差動信号ではない）とされていた。例えば、ＥＣ
ＬゲートやＮＴＬゲートを基本論理ゲートとするゲート
アレイのようなＥＣＬ系論理ＬＳＩ間で信号を伝送する
方式としては、図３に示すように、差動回路（カレント
スイッチ）ＣＳによって駆動されるエミッタフォロワの
抵抗Ｒｆを外付け抵抗とし、これを受信側ＬＳＩの近傍
に線路の特性インピーダンスに整合された終端抵抗とし
て接続して送信側の出力トランジスタＱｏで電流駆動す
る方式が使用されていた（特願昭６３−８１６４５号）
。
の回路へ信号を伝送する方式としては、例えば内部バス
方式のように信号線の電位をハイレベルとロウレベルに
振り受信側でしきい値電圧と比較するとで信号レベルを
検出する電圧駆動方式と、差動増幅器で一対の信号線を
逆方向に駆動する電流駆動方式がある（特開昭５９−４
７６９８号）。一方、論理ＬＳＩ間の信号伝送方式とし
ては、一般にＭＯＳＬＳＩでは電圧駆動方式が、またバ
イポーラＬＳＩで電流駆動方式が適用されており、いず
れもピン数を節約するため伝送される信号はシングルエ
ンド（差動信号ではない）とされていた。例えば、ＥＣ
ＬゲートやＮＴＬゲートを基本論理ゲートとするゲート
アレイのようなＥＣＬ系論理ＬＳＩ間で信号を伝送する
方式としては、図３に示すように、差動回路（カレント
スイッチ）ＣＳによって駆動されるエミッタフォロワの
抵抗Ｒｆを外付け抵抗とし、これを受信側ＬＳＩの近傍
に線路の特性インピーダンスに整合された終端抵抗とし
て接続して送信側の出力トランジスタＱｏで電流駆動す
る方式が使用されていた（特願昭６３−８１６４５号）
。
【０００３】
【発明が解決しようとする課題】上記従来の電流駆動方
式の信号伝送においては、次のような欠点があることが
本発明者によって明らかにされた。すなわち、（１）出
力回路に論理しきい値としての基準電位（Ｖｂｂ）を必
要とするため、電源電圧Ｖｅｅを−３Ｖから−２Ｖのよ
うに高くして信号を低振幅化して高速化を図ろうとする
と、電源電圧の変動等による基準電圧のわずかな変動、
バラツキによって動作マージンが劣化してしまう。 （２）出力信号がシングルエンドであるため、ノイズマ
ージンが低い。しかも、これを防止するには出力信号の
振幅を大きくしなければならないが、信号の大振幅化に
よってＬＳＩの消費電力が増大し、かつ信号伝達速度が
遅くなってしまう。 （３）終端抵抗がＬＳＩの外付け抵抗となるため、ワン
チップ化が阻害され、プリント基板等への実装密度が低
下する。 （４）パッケージに設けられた外部ピンの抵抗が大きい
と、伝送信号が電位ドロップを起こす。 というものである。
式の信号伝送においては、次のような欠点があることが
本発明者によって明らかにされた。すなわち、（１）出
力回路に論理しきい値としての基準電位（Ｖｂｂ）を必
要とするため、電源電圧Ｖｅｅを−３Ｖから−２Ｖのよ
うに高くして信号を低振幅化して高速化を図ろうとする
と、電源電圧の変動等による基準電圧のわずかな変動、
バラツキによって動作マージンが劣化してしまう。 （２）出力信号がシングルエンドであるため、ノイズマ
ージンが低い。しかも、これを防止するには出力信号の
振幅を大きくしなければならないが、信号の大振幅化に
よってＬＳＩの消費電力が増大し、かつ信号伝達速度が
遅くなってしまう。 （３）終端抵抗がＬＳＩの外付け抵抗となるため、ワン
チップ化が阻害され、プリント基板等への実装密度が低
下する。 （４）パッケージに設けられた外部ピンの抵抗が大きい
と、伝送信号が電位ドロップを起こす。 というものである。
【０００４】本発明の目的は、ＥＣＬ系論理ＬＳＩ間の
信号伝送を差動信号を用いて行なうシステムにおいて、
信号伝送に伴うマージンを向上させることにある。本発
明の他の目的は、ＥＣＬ系論理ＬＳＩ間の信号伝送を差
動信号を用いて行なうシステムにおいて、ＬＳＩの低消
費電力化および高速化を図ることにある。
信号伝送を差動信号を用いて行なうシステムにおいて、
信号伝送に伴うマージンを向上させることにある。本発
明の他の目的は、ＥＣＬ系論理ＬＳＩ間の信号伝送を差
動信号を用いて行なうシステムにおいて、ＬＳＩの低消
費電力化および高速化を図ることにある。
【０００５】本発明の他の目的は、ＥＣＬ系論理ＬＳＩ
間の信号伝送を差動信号を用いて行なうシステムにおい
て、システムを構成するＬＳＩのワンチップ化を容易に
することにある。本発明の他の目的は、ＥＣＬ系論理Ｌ
ＳＩ間の信号伝送を差動信号を用いて行なうシステムに
おいて、伝送される信号の電位ドロップを防止すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図面から
明らかになるであろう。
間の信号伝送を差動信号を用いて行なうシステムにおい
て、システムを構成するＬＳＩのワンチップ化を容易に
することにある。本発明の他の目的は、ＥＣＬ系論理Ｌ
ＳＩ間の信号伝送を差動信号を用いて行なうシステムに
おいて、伝送される信号の電位ドロップを防止すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図面から
明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＥＣＬ系論理ＬＳＩの出力回路
の最終出力段を、エミッタ共通接続された一対の差動ト
ランジスタを含む差動回路で構成し、差動トランジスタ
対の各コレクタ端子をそれぞれ外部出力端子に接続して
差動形式で出力させるようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＥＣＬ系論理ＬＳＩの出力回路
の最終出力段を、エミッタ共通接続された一対の差動ト
ランジスタを含む差動回路で構成し、差動トランジスタ
対の各コレクタ端子をそれぞれ外部出力端子に接続して
差動形式で出力させるようにしたものである。
【０００７】
【作用】上記手段によれば、差動信号で出力するため、
電源電圧の変動等による基準電圧のわずかな変動、バラ
ツキによって入出力回路の動作マージンが劣化すること
がないとともに、耐雑音性にすぐれ、低振幅化が可能で
ある。また、電流駆動でなくコレクタ端子からの電圧駆
動となるため、チップ内に終端抵抗を設ける必要がなく
なってワンチップ化が容易となるとともに、伝送線路に
流される電流は極めて小さくなり出力ピンに抵抗があっ
ても電位ドロップをほとんど起こすことがなく、出力信
号レベルの安定化を図ることができる。
電源電圧の変動等による基準電圧のわずかな変動、バラ
ツキによって入出力回路の動作マージンが劣化すること
がないとともに、耐雑音性にすぐれ、低振幅化が可能で
ある。また、電流駆動でなくコレクタ端子からの電圧駆
動となるため、チップ内に終端抵抗を設ける必要がなく
なってワンチップ化が容易となるとともに、伝送線路に
流される電流は極めて小さくなり出力ピンに抵抗があっ
ても電位ドロップをほとんど起こすことがなく、出力信
号レベルの安定化を図ることができる。
【０００８】
【実施例】図１には、本発明を適用した伝送回路の一実
施例が示されている。この実施例の伝送回路は、プリン
ト基板等に搭載された２つの論理ＬＳＩ１，２間をツイ
ステッドペア線等からなる伝送線路３ａ，３ｂによって
接続した構成として示されている。送信側のＬＳＩ１内
に設けられた出力回路１０は、電源電圧Ｖｃｃ−Ｖｅｅ
間にコレクタ抵抗ＲｃとトランジスタＱｉおよびエミッ
タ抵抗Ｒｅが直列接続されてなるＮＴＬ回路（ノンスレ
ッショールド・ロジック回路）の入力段と同一のインバ
ータ回路１１と、エミッタ共通接続された一対の差動ト
ランジスタＱ１，Ｑ２と、この差動トランジスタＱ１，
Ｑ２の共通エミッタ端子に接続された定電流源ＣＣと、
上記差動トランジスタＱ１，Ｑ２のコレクタ側に接続さ
れた抵抗Ｒｃ１，Ｒｃ２とからなる差動回路１２とによ
って構成され、上記差動トランジスタＱ１，Ｑ２のコレ
クタ端子がＬＳＩの信号出力端子Ｔａ，Ｔｂに接続され
ている。この実施例では、上記インバータ回路１１のノ
ードＮ１の電位が上記差動回路１１の一方のトランジス
タＱ１のベース端子に、またインバータ回路１１の入力
信号Ｖｉｎがそのまま他方のトランジスタＱ２ベース端
子に印加されている。なお、図１において、インバータ
回路１１のエミッタ抵抗Ｒｅと並列に接続されているコ
ンデンサＣｓはスピードアップ用のものであり、省略す
ることが可能である。
施例が示されている。この実施例の伝送回路は、プリン
ト基板等に搭載された２つの論理ＬＳＩ１，２間をツイ
ステッドペア線等からなる伝送線路３ａ，３ｂによって
接続した構成として示されている。送信側のＬＳＩ１内
に設けられた出力回路１０は、電源電圧Ｖｃｃ−Ｖｅｅ
間にコレクタ抵抗ＲｃとトランジスタＱｉおよびエミッ
タ抵抗Ｒｅが直列接続されてなるＮＴＬ回路（ノンスレ
ッショールド・ロジック回路）の入力段と同一のインバ
ータ回路１１と、エミッタ共通接続された一対の差動ト
ランジスタＱ１，Ｑ２と、この差動トランジスタＱ１，
Ｑ２の共通エミッタ端子に接続された定電流源ＣＣと、
上記差動トランジスタＱ１，Ｑ２のコレクタ側に接続さ
れた抵抗Ｒｃ１，Ｒｃ２とからなる差動回路１２とによ
って構成され、上記差動トランジスタＱ１，Ｑ２のコレ
クタ端子がＬＳＩの信号出力端子Ｔａ，Ｔｂに接続され
ている。この実施例では、上記インバータ回路１１のノ
ードＮ１の電位が上記差動回路１１の一方のトランジス
タＱ１のベース端子に、またインバータ回路１１の入力
信号Ｖｉｎがそのまま他方のトランジスタＱ２ベース端
子に印加されている。なお、図１において、インバータ
回路１１のエミッタ抵抗Ｒｅと並列に接続されているコ
ンデンサＣｓはスピードアップ用のものであり、省略す
ることが可能である。
【０００９】上記出力端子Ｔａ，Ｔｂには、伝送線路ｌ
ａ，ｌｂを介して受信側のＬＳＩの入力端子Ｔｃ，Ｔｄ
が接続されている。また、入力端子Ｔｃ，Ｔｄには、公
知のＥＣＬゲート回路と同一形式の回路からなる入力回
路２０が接続されている。なお、図１において、符号ｒ
１，ｒ２，ｒ３，ｒ４で示されているのは、パッケージ
の外部出力ピンの持つ抵抗値である。
ａ，ｌｂを介して受信側のＬＳＩの入力端子Ｔｃ，Ｔｄ
が接続されている。また、入力端子Ｔｃ，Ｔｄには、公
知のＥＣＬゲート回路と同一形式の回路からなる入力回
路２０が接続されている。なお、図１において、符号ｒ
１，ｒ２，ｒ３，ｒ４で示されているのは、パッケージ
の外部出力ピンの持つ抵抗値である。
【００１０】上記出力回路１１から送信される出力信号
Ｖａ，Ｖｂのレベルは上記差動回路１２の定電流源ＣＣ
の電流値とコレクタ抵抗Ｒｃ１，Ｒｃ２の値とによって
決まる。この実施例では、コレクタ抵抗Ｒｃ１，Ｒｃ２
の抵抗値は５０Ω程度のかなり低い値に、また定電流源
ＣＣの電流値は例えば４ｍＡに設定され、２００ｍＶの
低振幅の信号Ｖａ，Ｖｂが出力される。また、特に制限
されるものでないが、この実施例では、出力信号Ｖａ，
Ｖｂの低振幅化に伴って差動回路１２の電源電圧Ｖｅｅ
が、インバータ回路１１の電源電圧Ｖｅｅと同一の−２
Ｖの電圧とされている。従って、この実施例の出力回路
１０の消費電力は、８ｍＷと極めて少なくなる。
Ｖａ，Ｖｂのレベルは上記差動回路１２の定電流源ＣＣ
の電流値とコレクタ抵抗Ｒｃ１，Ｒｃ２の値とによって
決まる。この実施例では、コレクタ抵抗Ｒｃ１，Ｒｃ２
の抵抗値は５０Ω程度のかなり低い値に、また定電流源
ＣＣの電流値は例えば４ｍＡに設定され、２００ｍＶの
低振幅の信号Ｖａ，Ｖｂが出力される。また、特に制限
されるものでないが、この実施例では、出力信号Ｖａ，
Ｖｂの低振幅化に伴って差動回路１２の電源電圧Ｖｅｅ
が、インバータ回路１１の電源電圧Ｖｅｅと同一の−２
Ｖの電圧とされている。従って、この実施例の出力回路
１０の消費電力は、８ｍＷと極めて少なくなる。
【００１１】なお、上記実施例では出力回路１０の入力
段をＮＴＬ回路の入力段と同一のインバータ回路１１で
構成しているが、インバータ回路の代わりに、通常のエ
ミッタフォロワ付きのＮＴＬゲート回路や図２に示すよ
うなＳＰＬ回路を用いても良い。図２の回路は、通常の
ＮＴＬ回路のエミッタフォロワの代わりにプルアップ用
トランジスタとプルダウン用トランジスタとからなるプ
ッシュプル回路を用い、これにいわゆるアクティブプル
ダウン回路を付加して出力のハイレベルからロウレベル
へのスイッチング速度を高速化させたものである。
段をＮＴＬ回路の入力段と同一のインバータ回路１１で
構成しているが、インバータ回路の代わりに、通常のエ
ミッタフォロワ付きのＮＴＬゲート回路や図２に示すよ
うなＳＰＬ回路を用いても良い。図２の回路は、通常の
ＮＴＬ回路のエミッタフォロワの代わりにプルアップ用
トランジスタとプルダウン用トランジスタとからなるプ
ッシュプル回路を用い、これにいわゆるアクティブプル
ダウン回路を付加して出力のハイレベルからロウレベル
へのスイッチング速度を高速化させたものである。
【００１２】すなわち、ＮＴＬ回路の出力段を構成する
エミッタフォロワ・トランジスタＱ２１のエミッタ端子
と電源電圧端子Ｖｔｔ間のエミッタ抵抗の代わりに、プ
ルダウン用トランジスタＱ２２を接続するとともに、入
力段１１を構成するトランジスタＱｉのエミッタ端子に
ＣＲ微分回路（Ｒｄ，Ｃｄ）を接続してノードＮ１のレ
ベルの変化を検出し、出力の立下り時に微分回路の出力
でプルダウン用トランジスタＱ２２を一時的にオンさせ
ることでロウレベルへの変化を高速化させたものである
。このような高速回路を使用することにより、次段の差
動回路１２の駆動に必要な相補信号を容易に得ることが
できる。なお、図２において、ＣＲ微分回路を構成する
抵抗Ｒｄと直列に接続されそのベース端子に定電圧Ｖｂ
１が印加されたトランジスタＱ３１は、出力トランジス
タＱ２２のバイアス点を与えるため設けられたトランジ
スタである。
エミッタフォロワ・トランジスタＱ２１のエミッタ端子
と電源電圧端子Ｖｔｔ間のエミッタ抵抗の代わりに、プ
ルダウン用トランジスタＱ２２を接続するとともに、入
力段１１を構成するトランジスタＱｉのエミッタ端子に
ＣＲ微分回路（Ｒｄ，Ｃｄ）を接続してノードＮ１のレ
ベルの変化を検出し、出力の立下り時に微分回路の出力
でプルダウン用トランジスタＱ２２を一時的にオンさせ
ることでロウレベルへの変化を高速化させたものである
。このような高速回路を使用することにより、次段の差
動回路１２の駆動に必要な相補信号を容易に得ることが
できる。なお、図２において、ＣＲ微分回路を構成する
抵抗Ｒｄと直列に接続されそのベース端子に定電圧Ｖｂ
１が印加されたトランジスタＱ３１は、出力トランジス
タＱ２２のバイアス点を与えるため設けられたトランジ
スタである。
【００１３】以上説明したように、上記実施例は、ＥＣ
Ｌ系論理ＬＳＩの出力回路の最終出力段を、エミッタ共
通接続された一対の差動トランジスタと該差動トランジ
スタのコレクタ端子に接続された抵抗と、上記差動トラ
ンジスタの共通エミッタ端子に接続された定電流源とか
らなる差動回路で構成し、差動トランジスタ対の各コレ
クタ端子をそれぞれ外部出力端子に接続して差動形式で
出力させるようにしたので、電源電圧の変動等によって
出力回路の動作マージンが劣化することがないとともに
、耐雑音性にすぐれているため、低振幅化が可能である
。また、低振幅であるため、システム全体の低消費電力
を低減させることができる。さらに、電流駆動でなくコ
レクタ端子からの電圧駆動となるため、チップ内に終端
抵抗を設ける必要がなくなってワンチップ化が容易とな
るとともに、伝送線路に流される電流は極めて小さくな
り出力ピンに抵抗があっても電位ドロップをほとんど起
こすことがなく、出力信号レベルの安定化を図ることが
できるという効果がある。
Ｌ系論理ＬＳＩの出力回路の最終出力段を、エミッタ共
通接続された一対の差動トランジスタと該差動トランジ
スタのコレクタ端子に接続された抵抗と、上記差動トラ
ンジスタの共通エミッタ端子に接続された定電流源とか
らなる差動回路で構成し、差動トランジスタ対の各コレ
クタ端子をそれぞれ外部出力端子に接続して差動形式で
出力させるようにしたので、電源電圧の変動等によって
出力回路の動作マージンが劣化することがないとともに
、耐雑音性にすぐれているため、低振幅化が可能である
。また、低振幅であるため、システム全体の低消費電力
を低減させることができる。さらに、電流駆動でなくコ
レクタ端子からの電圧駆動となるため、チップ内に終端
抵抗を設ける必要がなくなってワンチップ化が容易とな
るとともに、伝送線路に流される電流は極めて小さくな
り出力ピンに抵抗があっても電位ドロップをほとんど起
こすことがなく、出力信号レベルの安定化を図ることが
できるという効果がある。
【００１４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、出力回路１０の入力段をＮＴＬ回路の入
力段と同一形式のインバータ回路もしくは通常のエミッ
タフォロワ付きのＮＴＬゲート回路や図２に示すような
ＳＰＬ回路で構成するとしているが、これらの代わりに
ＥＣＬゲートを用いることも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、出力回路１０の入力段をＮＴＬ回路の入
力段と同一形式のインバータ回路もしくは通常のエミッ
タフォロワ付きのＮＴＬゲート回路や図２に示すような
ＳＰＬ回路で構成するとしているが、これらの代わりに
ＥＣＬゲートを用いることも可能である。
【００１５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である論理Ｌ
ＳＩ間の信号伝送に適用した場合について説明したが、
この発明はそれに限定されるものでなく、ウェーハスケ
ールのＬＳＩにおけるチップ間の信号伝送に利用するこ
とができる。
なされた発明をその背景となった利用分野である論理Ｌ
ＳＩ間の信号伝送に適用した場合について説明したが、
この発明はそれに限定されるものでなく、ウェーハスケ
ールのＬＳＩにおけるチップ間の信号伝送に利用するこ
とができる。
【００１６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、ＥＣＬ系論理ＬＳＩ間の信
号伝送を差動信号を用いて行なうシステムにおいて、信
号伝送に伴うマージンを向上させ、システムの低消費電
力化および高速化を図ることができるとともに、ＬＳＩ
のワンチップ化が容易となり、かつ伝送される信号の電
位ドロップを防止することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、ＥＣＬ系論理ＬＳＩ間の信
号伝送を差動信号を用いて行なうシステムにおいて、信
号伝送に伴うマージンを向上させ、システムの低消費電
力化および高速化を図ることができるとともに、ＬＳＩ
のワンチップ化が容易となり、かつ伝送される信号の電
位ドロップを防止することができる。
【図１】本発明に係る半導体集積回路を用いた信号伝送
回路の一実施例を示す回路図である。
回路の一実施例を示す回路図である。
【図２】信号出力回路の入力段の他の実施例を示す回路
図である。
図である。
【図３】従来の電流駆動方式の信号伝送回路の一例を示
す回路図である。
す回路図である。
１ 送信側ＬＳＩ
２ 受信側ＬＳＩ
３ａ，３ｂ 伝送線路
１０ 出力回路
１２ 最終出力段
２０ 入力回路
Ｑ１，Ｑ２ 差動トランジスタ
ＣＣ 定電流源
Claims (3)
- 【請求項１】 外部へ信号を送信する出力回路の最終
出力段を、エミッタ共通接続された一対の差動トランジ
スタと、この差動トランジスタのコレクタ端子に接続さ
れた抵抗と、上記差動トランジスタ対の共通エミッタ端
子に接続された定電流源とを含む差動回路によって構成
し、上記差動トランジスタ対の各コレクタ端子をそれぞ
れ外部出力端子に接続して差動形式の信号を出力可能に
したことを特徴とする半導体集積回路。 - 【請求項２】 上記最終出力段の前段には、ベース入
力のトランジスタとそのコレクタ抵抗およびエミッタ抵
抗とからなるインバータ回路が入力段として設けられて
いることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 上記最終出力段の前段には、ベース入
力のトランジスタとそのコレクタ抵抗およびエミッタ抵
抗とからなるインバータ回路と、プルアップトランジス
タとプルダウントランジスタとを含むプッシュプル回路
および上記インバータ回路内のレベルの変化を検出して
上記プッシュプル回路のプルダウン側トランジスタを駆
動するレベル検出手段とからなる回路が、入力段として
設けられていることを特徴とする請求項１記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100358A JPH04309012A (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100358A JPH04309012A (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04309012A true JPH04309012A (ja) | 1992-10-30 |
Family
ID=14271863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3100358A Pending JPH04309012A (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04309012A (ja) |
-
1991
- 1991-04-05 JP JP3100358A patent/JPH04309012A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6307395B1 (en) | Termination circuits and methods for bused and networked devices | |
| JPH02192220A (ja) | オン状態からオフ状態へ、およびオフ状態からオン状態へスイツチングできる出力バツフア回路 | |
| JPS6153799B2 (ja) | ||
| US6766155B2 (en) | Fixed termination scheme for differential receiver that compensates for process, voltage, and temperature variations | |
| JPH0357651B2 (ja) | ||
| US5469097A (en) | Translator circuit with symmetrical switching delays | |
| KR100389222B1 (ko) | 데이터 전송 장치 | |
| EP0396486A1 (en) | Receiver and level converter circuit | |
| EP0192907B1 (en) | Semiconductor device having improved signal input portion | |
| JPH04309012A (ja) | 半導体集積回路 | |
| US6362674B1 (en) | Method and apparatus for providing noise immunity for a binary signal path on a chip | |
| CN116760402A (zh) | 一种lp-hcsl类型输出驱动电路及芯片 | |
| JPH04260225A (ja) | 半導体集積回路 | |
| JPH0529911A (ja) | Ｅｃｌ範囲外の信号検知用ｂｉｃｍｏｓ入力回路 | |
| KR100673899B1 (ko) | 반도체 소자의 데이터 입력 버퍼 | |
| EP0433685B1 (en) | Semiconductor integrated circuit having ECL circuits | |
| US20090206873A1 (en) | Data output driver | |
| CN1311473C (zh) | 数据锁存电路 | |
| KR100307500B1 (ko) | 반도체장치의 데이터 전송회로 | |
| US11909388B2 (en) | Terminal resistance circuit, chip and chip communication device | |
| KR100319288B1 (ko) | 고속, 저 스큐 ｃｍｏｓ-ｅｃｌ컨버터 | |
| US6326805B1 (en) | Termination circuits and methods therefor | |
| JPH02174257A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH0482251A (ja) | 信号伝送方式 | |
| JPH04242319A (ja) | Ｃｍｏｓ集積回路 |