JPH04310676A - Ｆｄｄ用データセパレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＦＤＤ（フロッピー
ディスク装置）からのリードデータ信号をデータパルス
とクロックパルスに分離するウィンドゥ信号を発生する
ＦＤＤ用データセパレータに関する。

【０００２】

【従来の技術】一般に、ＦＤＣ（フロッピーディスクコ
ントローラ）ではＦＤＤから送られて来るＭＦＭ記録方
式のリードデータ信号を正しくクロックパルスとデータ
パルスに分離する為に、リードデータ信号の周波数変化
に追従するウィンドゥ信号を発生するＦＤＤ用データセ
パレータを必要とする。このデータセパレータは一般に
アナログＶＦＯ（可変周波数発生器）を用いてウィンド
ゥ信号を発生させるが、このアナログＶＦＯデータセパ
レータは、温度によってフィルタ特性が変わるなどの外
部環境の影響を受け易く、外付け部品（抵抗、コンデン
サ）を必要とする等の欠点があった。そこで、近年、論
理回路のみで構成したデジタルＶＦＯデータセパレータ
が知られている。この種のデータセパレータは図９に示
す如く、位相比較回路１、バイアス発生回路２、デジタ
ルＶＦＯ３、データセパレート回路４を有し、リードデ
ータ信号の周波数変化に追従するウィンドゥ信号を発生
させる為に、位相比較回路１は図１０に示す如くウィン
ドゥ信号の半周期の中心と、リードデータ信号との位相
を検出し、この比較結果でバイアス発生回路２のバイア
ス値を変化させ、このバイアス値をもってデジタルＶＦ
Ｏ３の発振周波数を制御し、このデジタルＶＦＯ３の出
力をウィンドゥ信号として位相比較回路１にフィードバ
ックするＰＬＬ構成となっている。このように構成され
たデータセパレータにおいては、デジタルＶＦＯ３の発
振周波数を制御することにより、リードデータ信号にロ
ック（同期）した正確なウィンドゥ信号が得られる。と
ころで、ＦＤＤで一般に使用されているシフトセレクタ
方式のフォーマットでは、図１１に示す如くＩＤフィー
ルド、データフィールドの先頭にそれぞれシンク（ＳＹ
ＮＣ）フィールドがあり、このシンクフィールドは“０
０”データで構成されている為、クロックパルスのみで
等間隔（３．５インチ２ＤＤ、ＭＦＭ記録方式では４ｕ
ｓ）のパルス列となる。このため、前後パルスからの干
渉が等しくなり、それらの合成波形のピーク部分におい
てはピークシフトと呼ばれる“ずれ”は生じない。した
がって、このシンクフィールドのパルス列にロックさせ
れば、すばやくロックインし、正確なウィンドゥ信号が
得られる。

【０００３】

【発明が解決しようとする課題】このようにウィンドゥ
信号をシンクフィールドのパルス列にロックさせれば、
ウィンドゥ信号をリードデータ信号に対して迅速に追従
させることが可能となるが、従来においてはそれ以上の
高速追従までも期待できるものではなかった。そこで、
本出願人は先に、特願平第２−２４６２０６号（発明の
名称：ＦＤＤ用データセパレータ）において、リードデ
ータ信号のうちシンクフィールドの期間内において、リ
ードデータ信号とウィンドゥ信号との位相の他にリード
データ信号の周期をも考慮してデジタルＶＦＯの発振周
波数を制御し、ウィンドゥ信号の高速追従を可能とした
技術を提案した。この種のものにおいて、シンクパター
ンにすばやくロック・インし、正確なウィンドゥ信号を
得た後は、ディスクの冗長な回転変動要素による周期的
な変動のみ追従させるように、リードデータ信号に対す
るウィンドゥ信号の追従方式を切り換える必要がある。 この発明の課題は、リードデータ信号に対するウィンド
ゥ信号の追従方式をリードデータ信号のシンクフィール
ド検出時とデータフィールド検出時とで切り換えること
により、リードデータ信号のシンクパターンにすばやく
ロック・インし、正確なウィンドゥ信号を得た後はディ
スクの冗長な回転変動にのみ追従できるようにすること
である。

【０００４】

【課題を解決するための手段】この発明の手段は次の通
りである。 （１）、デジタルＶＦＯはＦＤＤからのリードデータ信
号をデータパルスとクロックパルスに分離する為のウィ
ンドゥ信号を発生する。 （２）、位相比較回路はＦＤＤから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号とウィンドゥ信号との位相を比較する
。 （３）、周期測定回路はＦＤＤから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号の周期を測定する。 （４）、バイアス値発生回路は前記位相比較回路および
周期測定回路の出力結果から前記デジタルＶＦＯに入力
されるバイアス値を発生する。この場合、デジタルＶＦ
Ｏに入力されるバイアス値を変化させることにより、デ
ジタルＶＦＯから出力されるウィンドゥ信号の発振周波
数を制御する。 ここで、バイアス値発生回路は周期測定回路の出力値を
位相比較回路の比較結果に基づいて補正する第１の演算
回路と、リードデータ信号のシンクフィールド検出時に
は第１の演算回路で補正された値をデジタルＶＦＯに入
力されるバイアス値として直接出力し、データフィール
ド検出時にはシンクフィールド検出時のバイアス値が基
準値として補正された値を切り換え出力する切換回路と
、この切換回路から出力されたバイアス値を一時保持す
る保持回路と、この保持回路内のバイアス値を位相比較
回路の比較結果に基づいて補正すると共に、この補正値
を切換回路の入力値とする第２の演算回路を具備して成
る。

【０００５】

【作用】この発明の手段の作用は次の通りである。いま
、ＦＤＤから送られて来るＭＦＭ記録方式のリードデー
タ信号のうちシンクフィールドの期間内において、位相
比較回路はＦＤＤからのリードデータとウィンドゥ信号
との位相を比較し、また周期測定回路はリードデータ信
号の周期を測定する。この場合、位相比較および周期測
定はウィンドゥ信号の１周期毎に夫々行われる。ここで
、バイアス値発生回路において、第１の演算回路は周期
測定回路の出力値を位相比較回路の比較結果に基づいて
補正する。すると、切換回路はこの第１の補正回路によ
って補正された値を出力する。この出力は保持回路に一
時保持されたのちデジタルＶＦＯに入力される。これに
よってウィンドゥ信号の発振周波数が制御される為、リ
ードデータ信号に対してウィンドゥ信号は高速に追従す
るようになる。一方、バイアス値発生回路において、デ
ータフィールドの検出時、第２の演算回路は保持回路に
保持されているシンクフィールド検出時のバイアス値を
基準値として位相比較回路の比較結果に基づいて補正す
ると共に、この補正値を切換回路に与え、この切換回路
から出力された補正値は保持回路に一時保持されたのち
デジタルＶＦＯに入力される。これによって、ウィンド
ゥ信号の発振周波数が制御される為、リードデータ信号
に対してウィンドゥ信号は低速に追従する。したがって
、リードデータ信号に対するウィンドゥ信号の追従方式
をリードデータ信号のシンクフィールド検出時とデータ
フィールド検出時とで切り換えることにより、リードデ
ータ信号のシンクパターンにすばやくロック・インし、
正確なウィンドゥ信号を得た後はディスクの冗長な回転
変動にのみ追従することができる。

【０００６】

【実施例】以下、図１〜図８を参照して一実施例を説明
する。図１はＦＤＤ用データセパレータの全体構成を示
したブロック図である。ＦＤＤ用データセパレータは発
振器１１、同期回路１２、追従制御回路１３、データセ
パレート回路１４を有し、また、追従制御回路１３は位
相比較回路１３−１、周期測定回路１３−２、バイアス
値発生回路１３−３、デジタルＶＦＯ１３−４を有する
構成となっている。また、バイアス値発生回路１３−３
は位相補正回路１３−１１、周波数補正回路１３−１２
、セレクタ１３−１３、レジスタ１３−１４を有する構
成となっている。発振器１１は１６ＭＨｚの基本クロッ
ク信号ＣＫを発振出力し、同期回路１２、位相比較回路
１３−１、周期測定回路１３−２、デジタルＶＦＯ１３
−４、データセパレート回路１４に与える。

【０００７】同期回路１２にはＦＤＤから送られて来る
リードデータ信号ＲＤが入力されており、このリードデ
ータ信号ＲＤは基本クロック信号ＣＫに同期され、基本
クロック１周期（６２．５ｎｓ）分の幅を持つリードパ
ルスＤＡＴＡとして位相比較回路１３−１、周期測定回
路１３−２、データセパレート回路１４に与えられる。

【０００８】位相比較回路１３−１はこのリードパルス
ＤＡＴＡとデジタルＶＦＯ１３−４から出力されるウィ
ンドゥ信号ＷＤの半周期の信号Ｑ４との位相比較を行い
、その結果、リードパルスＤＡＴＡ、つまり、リードデ
ータ信号ＲＤが遅れ位相の場合あるいは位相が一致して
いる場合にはローレベルの符号信号＋／−を出力し、進
み位相の場合にはハイレベルの符号信号＋／−を出力し
てバイアス値発生回路１３−３に与えると共に、演算制
御信号ＡＤＣＫを出力してバイアス値発生回路１３−３
に与える。

【０００９】周期測定回路１３−２はリードパルスＤＡ
ＴＡが入力される毎にその周期を測定し、予め決められ
ている基準周期（４ｕｓ）との差分値を基本クロック１
周期（６２．５ｎｓ）を重みとする５ビットデータＦ０
〜Ｆ４として出力し、バイアス値発生回路１３−３に与
える。

【００１０】次に、バイアス値発生回路１３−３におい
て、位相比較回路１３−１から出力された符号信号＋／
−は位相補正回路１３−１１、周波数補正回路１３−１
２に与えられる。ここで、位相補正回路１３−１１は位
相比較回路１３−１からの符号信号＋／−に応じて周期
測定回路１３−２の出力データＦ０〜Ｆ４を補正し、５
ビットデータＱ０〜Ｑ４をセレクタ１３−１３に与える
。この場合、位相補正回路１３−１１は位相比較回路１
３−１からの符号信号＋／−がローレベルの時、周期測
定回路１３−２の出力データＦ０〜Ｆ４に「１」を加算
し、また符号信号＋／−がハイレベルの時、周期測定回
路１３−２の出力データＦ０〜Ｆ４から「１」を減算す
ることによってデータＦ０〜Ｆ４の補正を行う。また、
周波数補正回路１３−１２は位相比較回路１３−１から
の符号信号＋／−に応じてレジスタ１３−１４からの入
力データＤ０〜Ｄ７を補正し、８ビットデータＳ０〜Ｓ
４をセレクタ１３−１３に与える。この場合、周波数補
正回路１３−１２は位相補正回路１３−１１と同様に、
位相比較回路１３−１からの符号信号＋／−がローレベ
ルの時、入力データＤ０〜Ｄ７に「１」を加算し、また
符号信号＋／−がハイレベルの時、入力データＤ０〜Ｄ
７から「１」を減算することによってデータＤ０〜Ｄ７
の補正を行う。

【００１１】セレクタ１３−１３は周波数補正回路１３
−１２からの入力データＡ０〜Ａ７と位相補正回路１３
−１１からの入力データＢ０〜Ｂ７とを択一的に切換出
力するもので、フロッピーディスクコントローラ（ＦＤ
Ｃ）からの外部制御信号Ｃがセレクト信号として入力さ
れており、この外部制御信号Ｃがハイレベルのとき、周
波数補正回路１３−１２からの入力データＡ０〜Ａ７を
出力し、外部制御信号Ｃがローレベルのとき、位相補正
回路１３−１１からの入力データＢ０〜Ｂ７を出力する
。なお、外部制御信号Ｃはリードデータ信号のシンクフ
ィールド検出時にローレベル、データフィールド検出時
にハイレベルとなる信号である。

【００１２】レジスタ１３−１４はセレクタ１３−１３
からの出力データＸ０〜Ｘ７を一時保持するもので、位
相比較回路１３−１からの演算制御信号ＡＤＣＫにした
がってセレクタ１３−１３からの出力データＸ０〜Ｘ７
、つまりレジスタ１３−１４への入力データＤ０〜Ｃ７
を保持する。このレジスタ１３−１４内に保持されたデ
ータＱ０〜Ｑ７は周波数補正回路１３−１２に入力され
て補正されると共にレジスタ１３−１４に与えられる。

【００１３】デジタルＶＦＯ１３−４はロード付きバイ
ナリカウンタ等を有する構成で、その８ビットデータＱ
０〜Ｑ７のうちビット出力Ｑ５はバイアス値発生回路１
３−３からのバイアス値に応じた周波数のウィンドゥ信
号として出力し、またビット出力Ｑ４はウィンドゥ信号
の半周期の信号（ウィンドゥ半周期信号）として出力す
る。ここで、ウィンドゥ信号はデータセパレート回路１
４等に与えられ、またウィンドゥ半周期信号Ｑ４はフィ
ードバック信号として位相比較回路１３−１に送られる
。

【００１４】なお、データセパレート回路１４は同期回
路１２からのリードパルスＤＡＴＡをデジタルＶＦＯ１
３−４からのウィンドゥ信号に基づいてデータパルスＤ
ＰとクロックパルスＣＰとに分離する。

【００１５】次に、本実施例の動作を図２〜図８を参照
して説明する。先ず、リードデータ信号ＲＤは同期回路
１２によって基本クロック信号ＣＫに同期され、基本ク
ロック１周期分の幅を持つパルス信号ＤＡＴＡとしてデ
ータセパレート回路１４の他、位相比較回路１３−１、
周期測定回路１３−２に送られる。すると、位相比較回
路１３−１は図２のタイムチャートに示す如く動作する
。

【００１６】位相比較回路１３−１ではこのパルス信号
ＤＡＴＡの立ち上がりとデジタルＶＦＯ１３−４から出
力されるウィンドゥ半周期信号Ｑ４の立ち上がりとを比
較し、それらの位相比較を行う。その結果、図２Ａに示
す如く、パルス信号ＤＡＴＡ（リードデータ信号ＲＤ）
がウィンドゥ半周期信号Ｑ４に対して遅れ位相の場合、
位相比較回路１３−１はその検出に同期して符号信号＋
／−をローレベルとし、またウィンドゥ半周期信号Ｑ４
の立ち下がりに同期してワンショットパルスの演算制御
信号ＡＤＣＫを出力する。また、図２Ｂに示す如く、パ
ルス信号ＤＡＴＡがウィンドゥ半周期信号Ｑ４に対して
進み位相の場合、位相比較回路１３−１はその検出に同
期して符号信号＋／−をハイレベルとし、またウィンド
ゥ半周期信号Ｑ４の立ち下がりに同期してワンショット
パルスの演算制御信号ＡＤＣＫを出力する。なお、パル
ス信号ＤＡＴＡとウィンドゥ半周期信号Ｑ４との位相が
同期している場合には演算制御信号ＡＤＣＫの出力は得
られない（図２Ｃ参照）。

【００１７】一方、周期測定回路１３−２は図３のタイ
ムチャートに示す如く動作する。周期測定回路１３−２
はパルス信号ＤＡＴＡが来る毎にその周期を測定し、基
準周期との差を基本クロック１周期を重みとするデータ
Ｆ０〜Ｆ４を出力する。例えば、周期測定回路１３−２
は測定周期が基準周期と等しい場合（基準周期＝４ｕｓ
）には、データＦ０〜Ｆ４として「００Ｈ（１６進表現
、以下同じ）」を出力する（図３Ａ参照）。また、図３
Ｂに示す如く、測定周期が基本周期に対して基本クロッ
ク１周期分大きい場合（基本周期＋１＝４ｕｓ＋６２．
５ｎｓ）にはデータＦ０〜Ｆ４として「０１Ｈ」を出力
する。逆に、図３Ｃに示す如く、測定周期から基準周期
に対して基本クロック１周期分小さい場合（基本周期−
１＝４ｕｓ−６２．５ｎｓ）には、データＦ０〜Ｆ４と
して「１ＦＨ」を出力する。

【００１８】図４は基準周期に対する差分値とそれに対
応して出力されるデータＦ０〜Ｆ４との関係を示し、差
分値「±０」を中心に差分値「−１５」から「＋１５」
までの範囲内におけるデータＦ０〜Ｆ４の出力状態を示
している。しかして、バイアス値発生回路１３−３は位
相比較回路１３−１からの符号信号＋／−および演算制
御信号ＡＤＣＫに応じて周期測定回路１３−２の出力デ
ータＦ０〜Ｆ４を基準にその値に補正を加え、バイアス
値としてデジタルＶＦＯ１３−４に与える。

【００１９】図５はバイアス値発生回路１３−３の動作
、特にリードデータ信号のシンクフィールド検出時の動
作（以下、高速追従モードと呼ぶ）を示したタイムチャ
ートで、周期測定回路１３−２からデータＦ０〜Ｆ４と
して「００Ｈ」が出力された場合を例に示している。 なお、周期測定回路１３−２から「００Ｈ」のデータが
出力されるのは、上述した如く、測定周期と基準周期と
が等しい場合である。ここで、高速追従モードではＦＤ
Ｃから出力される外部制御信号Ｃはローレベルとなって
おり、セレクタ１３−１３はこの外部制御信号Ｃに応じ
て位相補正回路１３−１１からの入力データＢ０〜Ｂ７
を出力し、レジスタ１３−１４に与える。先ず、図５Ａ
に示す如くウィンドゥ半周期信号Ｑ４に対してパルス信
号ＤＡＴＡが遅れ位相の場合、位相比較回路１３−１か
らの符号信号＋／−はローレベルとなり、また位相比較
回路１３−１からはワンショットパルスの演算制御信号
ＡＤＣＫが出力される。すると、位相補正回路１３−１
１は周期測定回路１３−２の出力値「００Ｈ」に「１」
を加算して出力し、その値「０１Ｈ」はセレクタ１３−
１３を介してレジスタ１３−１４に与えられ、位相比較
回路１３−１からの演算制御信号ＡＤＣＫに応答してレ
ジスタ１３−１４に保持されるるしたがって、レジスタ
１３−１４の出力Ｑ０〜Ｑ７は「０１Ｈ」となり、デジ
タルＶＦＯ１３−４に与えられる。この場合、セレクタ
１３−１３において、その入力値下位３ビットＢ０、Ｂ
１、Ｂ２は“０”（ローレベル）に固定されており、そ
の結果、デジタルＶＦＯ１３−４の入力値下位３ビット
ＢＬＤ０、ＢＬＤ１、ＢＬＤ２１、ＢＬＤ３も“０”に
固定される。したがって、高速追従モードにおいて、デ
ジタルＶＦＯ１３−４に入力されるバイアス値はＢＤ０
、ＢＤ１、……ＢＤ４の５ビットデータとなる。

【００２０】また、図５Ｂに示す如くウィンドゥ半周期
信号Ｑ４に対してパルス信号ＤＡＴＡが進み位相の場合
、位相比較回路１３−１からの符号信号＋／−はハイレ
ベルとなり、また位相比較回路１３−１からは演算制御
信号ＡＤＣＫが出力される。すると、位相補正回路１３
−１１は周期測定回路１３−２の出力値「００Ｈ」から
「１」を減算して出力し、その値「ＦＦＨ」はセレクタ
１３−１３を介してレジスタ１３−１４に与えられ、位
相比較回路１３−１からの演算制御信号ＡＤＣＫに応答
してレジスタ１３−１４に保持される。したがって、レ
ジスタ１３−１４の出力Ｑ０〜Ｑ７は「ＦＦＨ」となり
、デジタルＶＦＯ１３−４に与えられる。

【００２１】なお、図５Ｃに示す如くウィンドゥ半周期
信号Ｑ４に対してパルス信号ＤＡＴＡの位相が同期して
いる場合、位相比較回路１３−１からの符号信号＋／−
は遅れ位相の場合と同様にローレベルとなるが、位相比
較回路１３−１から演算制御信号ＡＤＣＫの出力は得ら
れず、その結果、レジスタ１３−１４の保持内容は変化
せず、レジスタ１３−１４からは「００Ｈ」のデータが
そのまま出力される。

【００２２】これによって、デジタルＶＦＯ１３−４は
バイアス値発生回路１３−３からのデータに応じた周波
数のウィンドゥ信号を発生してデータセパレート回路１
４等に与える共にウィンドゥ半周期信号Ｑ４を発生して
位相比較回路１３−１にフィードバック信号として与え
る。

【００２３】図６および図７は高速追従モードにおいて
バイアス値として「０００００」を基準値とした場合に
、その変化量に応じて変遷するウィンドゥ信号およびウ
ィンドゥ半周期信号Ｑ４の出力状態を示し、図６はバイ
アス値の変化量が基準値に対してプラス「１」ずつ増加
してゆく場合、図７はバイアス値の変化量が基準値に対
してマイナス「１」ずつ減少してゆく場合を示している
。ここで、ウィンドゥ信号の基準周期（４ｕｓ）は１６
ＭＨｚの基本クロック信号ＣＫに換算してて６４クロッ
クに相当し、したがってウィンドゥ半周期信号Ｑ４の１
周期は３２クロック、その１／２周期は１６クロックに
相当しているが、バイアス値の基準値に対する変化量に
応じてウィンドゥ信号１周期内のクロック数は図示の如
く増減する。この際、デジタルＶＦＯ１３−４はウィン
ドゥ信号およびウィンドゥ半周期信号Ｑ４のデューティ
比５０％をほぼくずすことなく、バイアス値の変化量に
対して基本クロック１周期の精度でウィンドゥ信号およ
びウィンドゥ半周期信号Ｑ４の周期（クロック数）を増
減させる。

【００２４】この様に高速追従モードではウィンドゥ信
号の１周期毎に上述の動作を繰り返してバイアス値を補
正し、ウィンドゥ信号の発振周波数を制御する。

【００２５】次に、リードデータ信号のデータフィール
ド検出時の動作（以下、低速追従モードと呼ぶ）を図８
を参照して説明する。低速追従モードに入ると、ＦＤＣ
からの制御信号Ｃはハイレベルとなり、周期測定回路１
３−２、位相補正回路１３−１１に代えて周波数補正回
路１３−１２が有効なものとなる。即ち、セレクタ１３
−１３は制御信号Ｃがローレベルからハイレベルに切り
換えると、位相補正回路１３−１１に代えて位相補正回
路１３−１１からの入力値を出力する。ここで、モード
が切り換わった瞬間、レジスタ１３−１４には高速追従
モードでのバイアス値がそのまま保持されており、この
バイアス値を基準値として補正が加えられる。なお、高
速追従モードでのバイアス値はその下位３ビットが“０
”に固定され、５ビットのバイアス値として取り扱われ
ているが、低速追従モードでは解放され、バイアス値は
８ビットのデータとして取り扱われる。

【００２６】図８は周波数補正回路１３−１２の動作を
示したタイムチャートで、周波数補正回路１３−１２の
入力値Ｄ０〜Ｄ７が「００Ｈ」の場合を例に示している
。先ず、図８Ａに示す如くウィンドゥ半周期信号Ｑ４に
対してパルス信号ＤＡＴＡが遅れ位相の場合、位相比較
回路１３−１からの符号信号＋／−は、ローレベルとな
り、また、位相比較回路１３−１からは演算制御信号Ａ
ＤＣＫが出力される。すると、周波数補正回路１３−１
２はその入力値「００Ｈ」に「１」を加算して出力し、
その値「０１Ｈ」はセレクタ１３−１３を介してレジス
タ１３−１４に与えられ、位相比較回路１３−１からは
演算制御信号ＡＤＣＫに応答してレジスタ１３−１４に
保持される。したがって、レジスタ１３−１４の出力Ｑ
０〜Ｑ７は「０１Ｈ」となり、周波数補正回路１３−１
２に帰還されると共に、デジタルＶＦＯ１３−４に入力
される。

【００２７】また、図８Ｂに示す如くウィンドゥ半周期
信号Ｑ４に対してパルス信号ＤＡＴＡが進み位相の場合
、位相比較回路１３−１からの符号信号＋／−はハイレ
ベルとなり、また、位相比較回路１３−１からは演算制
御信号ＡＤＣＫが出力される。すると、周波数補正回路
１３−１２はその入力値「００Ｈ」から「１」を減算し
て出力し、その値「ＦＦＨ」はセレクタ１３−１３を介
してレジスタ１３−１４に与えられ、位相比較回路１３
−１からの演算制御信号ＡＤＣＫに応答してレジスタ１
３−１４に保持される。したがって、レジスタ１３−１
４の出力Ｑ０〜Ｑ７は「０１Ｈ」となり、周波数補正回
路１３−１２に帰還されると共に、デジタルＶＦＯ１３
−４に入力される。

【００２８】なお、図８Ｃに示す如く、ウィンドゥ半周
期信号Ｑ４に対してパルス信号ＤＡＴＡの位相が同期し
ている場合、位相比較回路１３−１からの符号信号＋／
−は遅れ位相の場合と同様にローレベルとなるが、位相
比較回路１３−１から演算制御信号ＡＤＣＫの出力は得
られず、その結果、レジスタ１３−１４の保持内容は変
化せず、レジスタ１３−１４からは「００Ｈ」のデータ
がそのまま出力される。この様に低速追従モードでは上
述の動作をウィンドゥ信号の１周期毎に繰り返してバイ
アス値を補正し、ウィンドゥ信号の発振周波数を制御す
る。

【００２９】なお、上記実施例はデジタルＶＦＯ１３−
４に入力されるバイアス値を８ビットとしたが、ビット
数は任意であり、また、位相補正回路１３−１１、周波
数補正回路１３−１２では「±１」補正を行うようにし
たが、「±ｎ（ｎ：１以上の整数）」補正であってもよ
く、その値は任意であり、それぞれの値を変化させるこ
とにより、ウィンドゥ信号の追従状態も変化する。

【００３０】

【発明の効果】この発明によれば、リードデータ信号に
対するウィンドゥ信号の追従方式をリードデータ信号の
シンクフィールド検出時とデータフィールド検出時とで
切り換えることにより、リードデータ信号のシンクパタ
ーンにすばやくロック・インし、正確なウィンドゥ信号
を得た後はディスクの冗長な回転変動にのみ追従するこ
とができる。

【図面の簡単な説明】

【図１】ＦＤＤ用データセパレータのブロック構成図。

【図２】図１で示した位相比較回路１３−１の動作を説
明する為のタイムチャート。

【図３】図１で示した周期測定回路１３−２の動作を説
明する為のタイムチャート。

【図４】図１で示した周期測定回路１３−２において基
準周期に対する差分値と出力データＦ０〜Ｆ４との関係
を示した図。

【図５】図１で示した位相補正回路１３−１１の動作を
説明する為のタイムチャート。

【図６】図１で示したデジタルＶＦＯ１３−４の動作を
示し、バイアス値がその基準値に対して増加して行くこ
とにより変遷するウィンドゥ信号等の出力状態を示した
図。

【図７】図１で示したデジタルＶＦＯ１３−４の動作を
示し、バイアス値がその基準値に対して減少して行くこ
とにより変遷するウィンドゥ信号等の出力状態を示した
図。

【図８】図１で示した周波数補正回路１３−１２の動作
を説明する為のタイムチャート。

【図９】従来におけるＦＤＤ用データセパレータのブロ
ック構成図。

【図１０】上記従来例においてリードデータ信号とウィ
ンドゥ信号との位相比較を説明する為の図。

【図１１】上記従来例においてＦＤＤフォーマットを説
明する為の図。

【符号の説明】

１１　　発振器 １２　　同期回路 １３　　追従制御回路 １３−１　　位相比較回路 １３−２　　周期測定回路 １３−３　　バイアス値発生回路 １３−４　　デジタルＶＦＯ １３−１１　　位相補正回路 １３−１２　　周波数補正回路 １３−１３　　セレクタ １３−１４　　レジスタ １４　　データセパレート回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＦＤＤからのリードデータ信号をデータパ
   ルスとクロックパルスに分離する為のウィンドゥ信号を
   発生するデジタルＶＦＯと、前記リードデータ信号とウ
   ィンドゥ信号との位相を比較する位相比較回路と、前記
   リードデータ信号の周期を測定する周期測定回路と、前
   記位相比較回路および周期測定回路の出力結果から前記
   デジタルＶＦＯに入力されるバイアス値を発生するバイ
   アス値発生回路とを備え、前記デジタルＶＦＯに入力さ
   れるバイアス値を変化させることによりデジタルＶＦＯ
   から出力されるウィンドゥ信号の発振周波数を制御する
   ＦＤＤ用データセパレータであって、前記バイアス値発
   生回路は、前記周期測定回路の出力値を前記位相比較回
   路の比較結果に基づいて補正する第１の演算回路と、前
   記リードデータ信号のうちシンクフィールド検出時には
   前記第１の演算回路で補正された値を前記デジタルＶＦ
   Ｏに入力されるバイアス値として直接出力し、データフ
   ィールド検出時にはシンクフィールド検出時のバイアス
   値が基準値として補正された値を切り換え出力する切換
   回路と、この切換回路から出力されたバイアス値を一時
   保持する保持回路と、この保持回路内のバイアス値を前
   記位相比較回路の比較結果に基づいて補正すると共に、
   この補正値を前記切換回路の入力値とする第２の演算回
   路と、を具備したことを特徴とするＦＤＤ用データセパ
   レータ。