JPS63158682A - Ｉｃカード - Google Patents
ＩｃカードInfo
- Publication number
- JPS63158682A JPS63158682A JP62280086A JP28008687A JPS63158682A JP S63158682 A JPS63158682 A JP S63158682A JP 62280086 A JP62280086 A JP 62280086A JP 28008687 A JP28008687 A JP 28008687A JP S63158682 A JPS63158682 A JP S63158682A
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- JP
- Japan
- Prior art keywords
- control
- memory element
- signal
- card
- microcomputer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロコンピュータと電気的にデータの
書込み．消去が可能な不揮発性メモリ素子又は前記メモ
リ素子のみを内蔵したＩＣカードに関する。
書込み．消去が可能な不揮発性メモリ素子又は前記メモ
リ素子のみを内蔵したＩＣカードに関する。
（技術的背景と解決すべき問題点）
現在、一般に広く使用されている′電気的にデータの書
込み，消去が可能な不揮発性メモリ素子である ＥＥＰ
ＩＩＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂ
ｌｅ ａｒｉｄ Ｐｒｏ−ｇｒａｍｍａｂｌｅ ＩＩＯ
Ｍ）では、データの読出しや書込みの際、外部のインタ
フェース等から送られて来るチップ選択信号．続出信号
及び書込信号の３つのコントロール信号の論理値の組合
せて、メモリ素子の動作を選択するように設計されてい
る。上記３つのコントロール信号の入力部には、通常マ
イクロコンピュータ等のコントローラが接続されており
、メモリ素子に電力が供給されると同時に有効となるよ
うになっている。したがって、コントローラから出力さ
れる信号は常に安定した状態でなければならず、不安定
状態の場合にはメモリ素子の誤勃作を引き起こす可能性
がある。
込み，消去が可能な不揮発性メモリ素子である ＥＥＰ
ＩＩＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂ
ｌｅ ａｒｉｄ Ｐｒｏ−ｇｒａｍｍａｂｌｅ ＩＩＯ
Ｍ）では、データの読出しや書込みの際、外部のインタ
フェース等から送られて来るチップ選択信号．続出信号
及び書込信号の３つのコントロール信号の論理値の組合
せて、メモリ素子の動作を選択するように設計されてい
る。上記３つのコントロール信号の入力部には、通常マ
イクロコンピュータ等のコントローラが接続されており
、メモリ素子に電力が供給されると同時に有効となるよ
うになっている。したがって、コントローラから出力さ
れる信号は常に安定した状態でなければならず、不安定
状態の場合にはメモリ素子の誤勃作を引き起こす可能性
がある。
しかしながら、マイクロコンピュータをメモリ素子のコ
ントローラとして使用している場合、マイクロコンピュ
ータをリセットしている間、マイクロコンピュータから
の出力信号が不定状態（ハイインピーダンス状態）とな
る場合が多い。また、メモリ素子が内部に書込用高電圧
を発生させるための昇圧回路を有する場合は、メモリ素
子が誤ってデータの書込みや消去の動作を行なってしま
い、格納されていたデータ内容か破壊されてしまうこと
か生していた。
ントローラとして使用している場合、マイクロコンピュ
ータをリセットしている間、マイクロコンピュータから
の出力信号が不定状態（ハイインピーダンス状態）とな
る場合が多い。また、メモリ素子が内部に書込用高電圧
を発生させるための昇圧回路を有する場合は、メモリ素
子が誤ってデータの書込みや消去の動作を行なってしま
い、格納されていたデータ内容か破壊されてしまうこと
か生していた。
第４図は従来のＥＥＰｎＯＭ １０のブロック構成を示
しており、コントロールロジック＋２． アドレスバス
ムロを人力するアドレスバッファラッチデコーダ＋３．
メモリセル１４及びデータバスＯＢを人力する■１０バ
ッファラッチ１５で成っている。そして、コントロール
ロジック１２には読出信号０Ｅ（ＯｕｔｐｕｊＥｎａｂ
ｌｅ） 、書込信号ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）
及びチップ信択信号ＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）が
外部より人力されており、これらコントロール信号の論
理値の組合せに応じてＥＥＰｒｔＯＭ １０の動作を制
御するようになっている。これらコントロール１８号Ｏ
Ｅ、 ＷＥ、 ＣＥは通常負論理で設計されており、“
Ｌ” （Ｌｏｗ）レベルの信号で有効となる。たとえば
ＥＥＰＩｔＯＭ １０からデータの読出を行なう場合、
ＣＥ−“Ｌ”、 ＯＥ −“Ｌ”、ＷＥ−’“Ｈ”（Ｉ
ｌｉｇｈ）で読出動作モードとなる。また、ＥＥＰＩＩ
ＯＭ １０にデータの書込を行なう場合、ＣＥ−”Ｌ”
、 ＯＥ −”Ｈ” 、 ＷＥ−Ｌ”に設定することに
より書込動作モードとなる。このように、ＥＥＰＩＩＯ
Ｍ １０の動作は、３つのコントロール信号ＯＥ、 Ｇ
Ｅ、 ＷＥの“し”、 “Ｈ”のロジック状態の組合せ
・によって動作モートが選択されるように設計されてい
る。したがって、３つのコン１−ロールイ＝号ＯＥ、
ＣＥ、ＷＥの入力が不安定なレベルである場合、誤った
動作モードが選択されてしまう可能性は十分にある。
しており、コントロールロジック＋２． アドレスバス
ムロを人力するアドレスバッファラッチデコーダ＋３．
メモリセル１４及びデータバスＯＢを人力する■１０バ
ッファラッチ１５で成っている。そして、コントロール
ロジック１２には読出信号０Ｅ（ＯｕｔｐｕｊＥｎａｂ
ｌｅ） 、書込信号ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）
及びチップ信択信号ＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）が
外部より人力されており、これらコントロール信号の論
理値の組合せに応じてＥＥＰｒｔＯＭ １０の動作を制
御するようになっている。これらコントロール１８号Ｏ
Ｅ、 ＷＥ、 ＣＥは通常負論理で設計されており、“
Ｌ” （Ｌｏｗ）レベルの信号で有効となる。たとえば
ＥＥＰＩｔＯＭ １０からデータの読出を行なう場合、
ＣＥ−“Ｌ”、 ＯＥ −“Ｌ”、ＷＥ−’“Ｈ”（Ｉ
ｌｉｇｈ）で読出動作モードとなる。また、ＥＥＰＩＩ
ＯＭ １０にデータの書込を行なう場合、ＣＥ−”Ｌ”
、 ＯＥ −”Ｈ” 、 ＷＥ−Ｌ”に設定することに
より書込動作モードとなる。このように、ＥＥＰＩＩＯ
Ｍ １０の動作は、３つのコントロール信号ＯＥ、 Ｇ
Ｅ、 ＷＥの“し”、 “Ｈ”のロジック状態の組合せ
・によって動作モートが選択されるように設計されてい
る。したがって、３つのコン１−ロールイ＝号ＯＥ、
ＣＥ、ＷＥの入力が不安定なレベルである場合、誤った
動作モードが選択されてしまう可能性は十分にある。
ＥＥＰＲＯＭ Ｉ（ｌ内に書込用高電圧を発生させるた
めの書込電圧昇圧回路１１を設ければ、上述したような
データ破壊の恐れが生じるのである。
めの書込電圧昇圧回路１１を設ければ、上述したような
データ破壊の恐れが生じるのである。
第５図はコントロール信号ＯＥ、 ＷＥ、 （：Ｅを、
マイクロコンピュータ３０によって生成する例を示して
いる。この場合、第６図に示すようにバイアス電源Ｖｃ
ｃの印加後、リセット信号ＲＥＳＥＴが与えられている
時間Ｔは、少なくても８ミリ秒程度あり、この１１Ｎ間
丁の間はマイクロコンピュータ３０の動作状態か不安定
である。このため、時間Ｔの間はコントロール信号ＯＥ
、 ＷＥ、 ＣＥの生成を制御できない。
マイクロコンピュータ３０によって生成する例を示して
いる。この場合、第６図に示すようにバイアス電源Ｖｃ
ｃの印加後、リセット信号ＲＥＳＥＴが与えられている
時間Ｔは、少なくても８ミリ秒程度あり、この１１Ｎ間
丁の間はマイクロコンピュータ３０の動作状態か不安定
である。このため、時間Ｔの間はコントロール信号ＯＥ
、 ＷＥ、 ＣＥの生成を制御できない。
第７図はＥＥＰＲＯＭ １０をＩＣカート２０に組込む
と共に、コントロール（ｉ号ＯＥ、 ＷＥ、 ＧＥをマ
イクロコンピュータ３０によって生成する例を示してい
る。そして、上述したような不都合を解消するために、
コントロール信号線に抵抗チップ等のプルアップ抵抗３
１を接続して、コントロール信号レベルの安定化を実現
している。しかしながら、上述の如きプルアップ抵抗３
１を接続した場合、プリント基板回路が複雑で大きくな
り、ＩＣカードのように回路基板の面積を大きくできず
、実装後の厚みに制限のあるような用途には利用できな
い。
と共に、コントロール（ｉ号ＯＥ、 ＷＥ、 ＧＥをマ
イクロコンピュータ３０によって生成する例を示してい
る。そして、上述したような不都合を解消するために、
コントロール信号線に抵抗チップ等のプルアップ抵抗３
１を接続して、コントロール信号レベルの安定化を実現
している。しかしながら、上述の如きプルアップ抵抗３
１を接続した場合、プリント基板回路が複雑で大きくな
り、ＩＣカードのように回路基板の面積を大きくできず
、実装後の厚みに制限のあるような用途には利用できな
い。
また、メモリ素子は電源にノイズがのれは誤動作を生じ
、特に第６図で示すような電源ＶＣｅの立上り状態にお
いてノイズを生し、誤動作し易いといった問題がある。
、特に第６図で示すような電源ＶＣｅの立上り状態にお
いてノイズを生し、誤動作し易いといった問題がある。
（発明の目的）
この発明は上述のような事情よりなされたものであり、
この発明の目的は、ＩＣカートの回路基板上に付加回路
を設けることが困難な用途に用いてもメモリ素子の誤動
作を防止することができ、更には電源のノイズに対する
安定動作を実現し、通常付加回路を設けて信号レベルの
安定化を図っていた用、途においても、部品点数を減少
させることが可能なメモリ素子及びマイクロコンピュー
タを内蔵したＩＣカードを提供することにある。
この発明の目的は、ＩＣカートの回路基板上に付加回路
を設けることが困難な用途に用いてもメモリ素子の誤動
作を防止することができ、更には電源のノイズに対する
安定動作を実現し、通常付加回路を設けて信号レベルの
安定化を図っていた用、途においても、部品点数を減少
させることが可能なメモリ素子及びマイクロコンピュー
タを内蔵したＩＣカードを提供することにある。
（問題点を解決するだめの手段）
この発明は、マイクロコンピュータと電気的にデータの
書込み、消去が可能な不揮発性メモリ素子又は前記メモ
リ素子のみを内蔵したＩＣカートに関するもので、この
発明の上記目的は、前記メモリ素子上に設けられている
データ読出／書込み等の制御部の機能を有効（動作可）
又は無効（停止）とするための制？３１Ｉ信号の入力端
子及び制御回路を、前記メモリ素子内又は外部回路に設
けることによって達成される。
書込み、消去が可能な不揮発性メモリ素子又は前記メモ
リ素子のみを内蔵したＩＣカートに関するもので、この
発明の上記目的は、前記メモリ素子上に設けられている
データ読出／書込み等の制御部の機能を有効（動作可）
又は無効（停止）とするための制？３１Ｉ信号の入力端
子及び制御回路を、前記メモリ素子内又は外部回路に設
けることによって達成される。
（発明の作用）
この発明では、ＩＣカードのデータ読出／書込動作を制
御する外部からの人力信号に対して、有効又は無効を指
示するためのコントロール信号の入力端子及び制御回路
を、メモリ素子内又は外部回路に設けているので、 Ｉ
Ｃカードの電源ノイズに対して一層の安定化を実現でき
る。
御する外部からの人力信号に対して、有効又は無効を指
示するためのコントロール信号の入力端子及び制御回路
を、メモリ素子内又は外部回路に設けているので、 Ｉ
Ｃカードの電源ノイズに対して一層の安定化を実現でき
る。
（発明の実施例）
第１図はこの発明のＥＥＰＩＩＯＭ４０の一例を示して
おり、第４図で示した従来のＥＥＰＲＯＭＩＯの４１ち
成要素つ他に、制御信号酊の入力端子４７とロジック回
路で成る制御回路４１とが新しくＩＣカートに設けられ
ている。すなわち、制御回路４１はインバータ４１１及
びアンドゲート４１２〜４Ｎで構成されており、制御４
８号ＣＴＬはインバータ４１１を経てアンドゲート４１
２〜＋１１４に人力されている。また、コントロール１
３号の続出信号ＯＥはアントゲ−ｈ、１１２に、書込信
号ＷＥはアントゲート４１３に、デツプ選択信号πはア
ントゲート４１４にそれぞれ人力されている。したがっ
て、制御信号ＣＴＬの”Ｌ“、“Ｈ”によってコントロ
ール信号（ＯＥ、 ＷＥ、 ｆ：Ｅ ）の有効、無効を
選択することができる。第１図の例では、制御信号ＣＴ
Ｌが°゛Ｌ°゛のとき、コントロール信号ＯＥ、 ＷＥ
、 ＧＥがどのような状態でも、制御回路４１の出力、
つまりコントロールロジック４３に人力される信号の全
てが“Ｈ”となり、メモリは非選択となって何の動作も
実行しない状態に固定される。これにより、読出信号Ｏ
ε、書込信号ＷＥ及びチップ選択信号ＧＥの人力は全て
無効化される。一方、制御４８号ＣＴＬか“Ｈ”になる
とインバータ４１１を介してアンドゲート４１２〜４１
４が開成されるので読出信号ＯＥ、書込信号ＷＥ及びチ
ップ選択信号ＣＥは“Ｌ”になると、従来と同様にコン
トロールロジック４３に人力されるので、メモリの動作
モードを選択することが可能となる。つまり、コントロ
ール信号０１Ｅ、 ＷＥ、 ＧＥを有効化する。
おり、第４図で示した従来のＥＥＰＲＯＭＩＯの４１ち
成要素つ他に、制御信号酊の入力端子４７とロジック回
路で成る制御回路４１とが新しくＩＣカートに設けられ
ている。すなわち、制御回路４１はインバータ４１１及
びアンドゲート４１２〜４Ｎで構成されており、制御４
８号ＣＴＬはインバータ４１１を経てアンドゲート４１
２〜＋１１４に人力されている。また、コントロール１
３号の続出信号ＯＥはアントゲ−ｈ、１１２に、書込信
号ＷＥはアントゲート４１３に、デツプ選択信号πはア
ントゲート４１４にそれぞれ人力されている。したがっ
て、制御信号ＣＴＬの”Ｌ“、“Ｈ”によってコントロ
ール信号（ＯＥ、 ＷＥ、 ｆ：Ｅ ）の有効、無効を
選択することができる。第１図の例では、制御信号ＣＴ
Ｌが°゛Ｌ°゛のとき、コントロール信号ＯＥ、 ＷＥ
、 ＧＥがどのような状態でも、制御回路４１の出力、
つまりコントロールロジック４３に人力される信号の全
てが“Ｈ”となり、メモリは非選択となって何の動作も
実行しない状態に固定される。これにより、読出信号Ｏ
ε、書込信号ＷＥ及びチップ選択信号ＧＥの人力は全て
無効化される。一方、制御４８号ＣＴＬか“Ｈ”になる
とインバータ４１１を介してアンドゲート４１２〜４１
４が開成されるので読出信号ＯＥ、書込信号ＷＥ及びチ
ップ選択信号ＣＥは“Ｌ”になると、従来と同様にコン
トロールロジック４３に人力されるので、メモリの動作
モードを選択することが可能となる。つまり、コントロ
ール信号０１Ｅ、 ＷＥ、 ＧＥを有効化する。
第１図の例では、３つのコントロール信号ＯＥ〜ＧＥの
全てを制御回路４１に人力するようにしているが、基本
的にはメモリが誤動作しないような動作モードを選択さ
せれば良いので、たとえばチップ選択信号ＣＥのみを制
御回路４１に人力するようにしても良い。この場合、余
分な回路を新たに設ける必要かなくなるので、設計上有
効である。
全てを制御回路４１に人力するようにしているが、基本
的にはメモリが誤動作しないような動作モードを選択さ
せれば良いので、たとえばチップ選択信号ＣＥのみを制
御回路４１に人力するようにしても良い。この場合、余
分な回路を新たに設ける必要かなくなるので、設計上有
効である。
また、この発明に用いるメモリ素子（ＥＥＰＲＯＭ４０
）は、従来の使用方法、すなわちコントロール信号ＯＥ
、 ＷＥ、 （：Ｅの各信号線にプルアップ抵抗等を設
けて、信号レベルの安定化を図っている場合、制御４８
号ＣＴＬの入力端子４７を、動作の設計を考慮してＶｃ
ｃに接続することで従来と同様に使用することかてきる
。第１図の例では、入力端子４７とＶｃｃ端子とを接続
すれば良い。
）は、従来の使用方法、すなわちコントロール信号ＯＥ
、 ＷＥ、 （：Ｅの各信号線にプルアップ抵抗等を設
けて、信号レベルの安定化を図っている場合、制御４８
号ＣＴＬの入力端子４７を、動作の設計を考慮してＶｃ
ｃに接続することで従来と同様に使用することかてきる
。第１図の例では、入力端子４７とＶｃｃ端子とを接続
すれば良い。
ここで上記のメモリ素子（ＥＥＰＲＯＭ ４０）をＩｃ
カードに用いる場合、第２図に示すように制御信号ＣＴ
Ｌの入力端子をマイクロコンピュータ等のコントローラ
５０のリセット信号１１ＥＳＥＴと接続する。これによ
り、コントローラ５０の動作を同じタイミングでＥＥＰ
ＲＯＭ ４０に対するコントロール信号ＯＥ。
カードに用いる場合、第２図に示すように制御信号ＣＴ
Ｌの入力端子をマイクロコンピュータ等のコントローラ
５０のリセット信号１１ＥＳＥＴと接続する。これによ
り、コントローラ５０の動作を同じタイミングでＥＥＰ
ＲＯＭ ４０に対するコントロール信号ＯＥ。
ＷＥ、 ＧＥを有効又は無効とすることかでき、このた
めにＥＥｌｌＲＯＭ ４０の誤動作を防止することがで
きる。
めにＥＥｌｌＲＯＭ ４０の誤動作を防止することがで
きる。
第３図はこの発明の他の実施例を第１図に対応させて示
しており、コントロールロジック・１３Ａに対して前述
したコントロール１３号Ｉを人力している。このように
コントロール信号ＣＴＬをコントロールロジック４３＾
に人力することによって、コントロール信号ＯＥ、 Ｗ
Ｅ、 ＧＥのロジックでコントロールロジック４３Ａが
動作上停止している時でも、電源のノイズが人力される
ような場合、コントロール１３号ＣＬＴを人力すること
によって出力されずノイズによる誤動作を防止でき、ノ
イズに対する安定化を図ることができる。
しており、コントロールロジック・１３Ａに対して前述
したコントロール１３号Ｉを人力している。このように
コントロール信号ＣＴＬをコントロールロジック４３＾
に人力することによって、コントロール信号ＯＥ、 Ｗ
Ｅ、 ＧＥのロジックでコントロールロジック４３Ａが
動作上停止している時でも、電源のノイズが人力される
ような場合、コントロール１３号ＣＬＴを人力すること
によって出力されずノイズによる誤動作を防止でき、ノ
イズに対する安定化を図ることができる。
（発明の効果）
以上のようにこの発明のＩＣカードによれば、メモリ素
子に対してコントロールイス号による有効。
子に対してコントロールイス号による有効。
無効を簡易の回路で制御できるので、Ｉｃカードの信号
レベルの安定化、更には電画ノイズに対しても安定化を
図ることがで誇る。
レベルの安定化、更には電画ノイズに対しても安定化を
図ることがで誇る。
第１図はこの発明の一実施例を示すブロック構成図、第
２図はその応用例を示す回路構成図、第３図はこの発明
の他の実施例を示すブロック図、第４図は従来のメモリ
素子の一例を示すブロック構成図、第５図及び第７図は
それぞれ応用例を示す回路構成図、第６図は第５図の動
作例を示すタイミングチャートである。 １０．４０・・・ＥＥＰＩＩＯＭ、ＩＩ、４２・・・書
込電圧昇圧回路、１２．４３，４３Ａ・・・コントロー
ルロジック、１３．４４・・・アドレスバッファラッチ
デコーダ、１４．４６・・・メモリセル、１５．４５・
・・ｒ１０バッファラッヂ、３０・・・マイクロコンピ
ュータ、 ４１・・・制御回路、５０・・・コントロー
ラ。 出願人代理人 安 形 雄 三 ＶＢ（テーータハース） 羊ｌ因 今２回 ＤＢけ゛−７バス） 羊３ｚ ＤＢけ一７バス） ＄４ 図 第５図
２図はその応用例を示す回路構成図、第３図はこの発明
の他の実施例を示すブロック図、第４図は従来のメモリ
素子の一例を示すブロック構成図、第５図及び第７図は
それぞれ応用例を示す回路構成図、第６図は第５図の動
作例を示すタイミングチャートである。 １０．４０・・・ＥＥＰＩＩＯＭ、ＩＩ、４２・・・書
込電圧昇圧回路、１２．４３，４３Ａ・・・コントロー
ルロジック、１３．４４・・・アドレスバッファラッチ
デコーダ、１４．４６・・・メモリセル、１５．４５・
・・ｒ１０バッファラッヂ、３０・・・マイクロコンピ
ュータ、 ４１・・・制御回路、５０・・・コントロー
ラ。 出願人代理人 安 形 雄 三 ＶＢ（テーータハース） 羊ｌ因 今２回 ＤＢけ゛−７バス） 羊３ｚ ＤＢけ一７バス） ＄４ 図 第５図
Claims (2)
- （１） マイクロコンピュータと電気的にデータの書込
み、消去が可能な不揮発性メモリ素子又は前記メモリ素
子のみを内蔵したＩＣカードにおいて、前記メモリ素子
上に設けられているデータ読出／書込み等の制御部の機
能を有効又は無効とするための制御信号の入力端子及び
制御回路を具備していることを特徴とするＩＣカード。 - （２） 前記内蔵メモリ素子の機能を有効又は無効とす
るための前記制御信号が前記内蔵マイクロコンピュータ
のリセット信号である特許請求の範囲第１項に記載のＩ
Ｃカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62280086A JPS63158682A (ja) | 1987-11-05 | 1987-11-05 | Ｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62280086A JPS63158682A (ja) | 1987-11-05 | 1987-11-05 | Ｉｃカード |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61269134A Division JPS63122098A (ja) | 1986-11-12 | 1986-11-12 | メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63158682A true JPS63158682A (ja) | 1988-07-01 |
Family
ID=17620116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62280086A Pending JPS63158682A (ja) | 1987-11-05 | 1987-11-05 | Ｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63158682A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0314151A (ja) * | 1989-06-13 | 1991-01-22 | Hitachi Maxell Ltd | メモリカードを用いる情報処理システムのリセット方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059597A (ja) * | 1983-09-13 | 1985-04-05 | Koito Mfg Co Ltd | Ｅｅｐｒｏｍへの誤デ−タ書込み防止回路 |
-
1987
- 1987-11-05 JP JP62280086A patent/JPS63158682A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059597A (ja) * | 1983-09-13 | 1985-04-05 | Koito Mfg Co Ltd | Ｅｅｐｒｏｍへの誤デ−タ書込み防止回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0314151A (ja) * | 1989-06-13 | 1991-01-22 | Hitachi Maxell Ltd | メモリカードを用いる情報処理システムのリセット方式 |
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