JPH04310998A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH04310998A JPH04310998A JP3077462A JP7746291A JPH04310998A JP H04310998 A JPH04310998 A JP H04310998A JP 3077462 A JP3077462 A JP 3077462A JP 7746291 A JP7746291 A JP 7746291A JP H04310998 A JPH04310998 A JP H04310998A
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- parallel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパラレル表示データをシ
リアルデータに変換して出力する表示制御装置に関する
ものである。
リアルデータに変換して出力する表示制御装置に関する
ものである。
【０００２】
【従来の技術】図５はパラレル表示データをシリアルデ
ータに変換し、それを表示する表示制御装置の従来例を
示す図である。ここでは表示装置５５がラスタ・スキャ
ン方式のＣＲＴディスプレイの場合で示している。ラス
タ・スキャン方式の場合、走査ビームを左から右へ走査
しながら１画素ずつ表示し、画面の右端に達した時は表
示することなく画面の左端に戻り、これを繰り返しなが
ら１ラインずつ上から下へと表示していく。図６は、こ
の様子を模式的に示したものである。図６において、実
線は表示しながらのビーム走査を示し、点線は表示しな
い状態でのビーム走査を示している。
ータに変換し、それを表示する表示制御装置の従来例を
示す図である。ここでは表示装置５５がラスタ・スキャ
ン方式のＣＲＴディスプレイの場合で示している。ラス
タ・スキャン方式の場合、走査ビームを左から右へ走査
しながら１画素ずつ表示し、画面の右端に達した時は表
示することなく画面の左端に戻り、これを繰り返しなが
ら１ラインずつ上から下へと表示していく。図６は、こ
の様子を模式的に示したものである。図６において、実
線は表示しながらのビーム走査を示し、点線は表示しな
い状態でのビーム走査を示している。
【０００３】図９は、この従来の表示制御装置のタイミ
ング・ジェネレータ部５２より出力される同期信号のタ
イミング・チャートである。図６における左右方向への
ビーム走査のタイミングは水平同期信号（ＨＳＹＮＣ）
を基準として決定され、ビームの走査位置が画面の最下
部に達したら、表示なしで画面の最上部に走査を戻し、
これを繰り返している。この上下方向の走査タイミング
は垂直同期信号（ＶＳＹＮＣ）を基準として決定されて
いる。また、図６に示す点線で表わした表示しない状態
では、ＢＬＡＮＫ信号がアクティブとなっている。
ング・ジェネレータ部５２より出力される同期信号のタ
イミング・チャートである。図６における左右方向への
ビーム走査のタイミングは水平同期信号（ＨＳＹＮＣ）
を基準として決定され、ビームの走査位置が画面の最下
部に達したら、表示なしで画面の最上部に走査を戻し、
これを繰り返している。この上下方向の走査タイミング
は垂直同期信号（ＶＳＹＮＣ）を基準として決定されて
いる。また、図６に示す点線で表わした表示しない状態
では、ＢＬＡＮＫ信号がアクティブとなっている。
【０００４】図７と図８のそれぞれは、８画素のパラレ
ル表示データをラッチしてシリアル信号に変換するパラ
レル・シリアル変換部５１（図８）と、それに対応する
タイミング・ジェネレータ部５２の回路（図７）構成を
示す。また、図１０は、パラレル・シリアル変換部５１
の動作を説明するためのタイミング・チャートである。
ル表示データをラッチしてシリアル信号に変換するパラ
レル・シリアル変換部５１（図８）と、それに対応する
タイミング・ジェネレータ部５２の回路（図７）構成を
示す。また、図１０は、パラレル・シリアル変換部５１
の動作を説明するためのタイミング・チャートである。
【０００５】タイミング・ジェネレータ部５２は、図７
から明らかなように、パラレル・シリアル変換部５１の
基準となるクロック（ＣＬＯＣＫ） を基に８クロック
に１回のパルスを発生し、ＬＯＡＤ信号としてパラレル
・シリアル変換部５１へ出力している。図７におけるの
３個のフリップ・フロップ７１〜７３は、３ビットのバ
イナリ・カウンタを構成している。同期信号発生回路７
４は、表示装置５５で要求される同期信号を発生してい
る。
から明らかなように、パラレル・シリアル変換部５１の
基準となるクロック（ＣＬＯＣＫ） を基に８クロック
に１回のパルスを発生し、ＬＯＡＤ信号としてパラレル
・シリアル変換部５１へ出力している。図７におけるの
３個のフリップ・フロップ７１〜７３は、３ビットのバ
イナリ・カウンタを構成している。同期信号発生回路７
４は、表示装置５５で要求される同期信号を発生してい
る。
【０００６】図８のパラレル・シリアル変換部５１では
、シリアル出力８１がロウレベルの場合に、表示装置５
５に表示されるデータが非表示であるとし、かつパラレ
ル入力データ８２がロウレベルのときに非表示であると
仮定している。いま、タイミング・ジェネレータ部５２
よりのＬＯＡＤ信号がハイレベルになると、ＣＬＯＣＫ
信号によりパラレル入力８２の各ビットは、それぞれの
フリップ・フロップにラッチされる。このとき、ＢＬＡ
ＮＫ信号がロウレベルであれば、シリアル出力８１には
フリップフロップ９０にラッチされているＤ０の内容が
出力される。又、ＬＯＡＤ信号がロウレベルになると、
フリップフロップ８３〜９０にラッチされている各ビッ
トデータがＣＬＯＣＫ信号によりシフトされ、ＢＬＡＮ
Ｋ信号がロウレベルであればシリアル出力８１にはＤ１
、Ｄ２、Ｄ３、…の順に各ビットが出力される。但し、
ＢＬＡＮＫ信号がハイレベルとなると、ＬＯＡＤ信号、
ＣＬＯＣＫ信号にかかわらず、シリアル出力８１はロウ
レベルとなり、表示装置５５における表示状態は、非表
示状態となる。
、シリアル出力８１がロウレベルの場合に、表示装置５
５に表示されるデータが非表示であるとし、かつパラレ
ル入力データ８２がロウレベルのときに非表示であると
仮定している。いま、タイミング・ジェネレータ部５２
よりのＬＯＡＤ信号がハイレベルになると、ＣＬＯＣＫ
信号によりパラレル入力８２の各ビットは、それぞれの
フリップ・フロップにラッチされる。このとき、ＢＬＡ
ＮＫ信号がロウレベルであれば、シリアル出力８１には
フリップフロップ９０にラッチされているＤ０の内容が
出力される。又、ＬＯＡＤ信号がロウレベルになると、
フリップフロップ８３〜９０にラッチされている各ビッ
トデータがＣＬＯＣＫ信号によりシフトされ、ＢＬＡＮ
Ｋ信号がロウレベルであればシリアル出力８１にはＤ１
、Ｄ２、Ｄ３、…の順に各ビットが出力される。但し、
ＢＬＡＮＫ信号がハイレベルとなると、ＬＯＡＤ信号、
ＣＬＯＣＫ信号にかかわらず、シリアル出力８１はロウ
レベルとなり、表示装置５５における表示状態は、非表
示状態となる。
【０００７】
【発明が解決しようとする課題】近年、表示装置が高解
像度になるにつれて、ＣＬＯＣＫ信号が高周波のクロッ
ク信号となってきている。前述したＢＬＡＮＫ信号は、
このＣＬＯＣＫ信号と同期していなければならない信号
であるため、ＣＬＯＣＫ信号が高周波になると、このク
ロック信号にＢＬＡＮＫ信号を同期させるのが難しいと
いう問題があった。
像度になるにつれて、ＣＬＯＣＫ信号が高周波のクロッ
ク信号となってきている。前述したＢＬＡＮＫ信号は、
このＣＬＯＣＫ信号と同期していなければならない信号
であるため、ＣＬＯＣＫ信号が高周波になると、このク
ロック信号にＢＬＡＮＫ信号を同期させるのが難しいと
いう問題があった。
【０００８】本発明は上記従来例に鑑みてなされたもの
で、非表示状態のときにパラレル・シリアル変換部へパ
ラレル表示データをラッチしないようにし、かつパラレ
ル・シリアル変換部にラッチされたデータを全て出力し
た後、ラッチ信号が供給されなければ、そのシリアル出
力に非表示データを出力することにより、非表示信号の
発生を容易にした表示制御装置を提供することを目的と
する。
で、非表示状態のときにパラレル・シリアル変換部へパ
ラレル表示データをラッチしないようにし、かつパラレ
ル・シリアル変換部にラッチされたデータを全て出力し
た後、ラッチ信号が供給されなければ、そのシリアル出
力に非表示データを出力することにより、非表示信号の
発生を容易にした表示制御装置を提供することを目的と
する。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明の表示制御装置は以下の様な構成からなる。即
ち、表示データをシリアルデータに変換して表示する表
示制御装置であって、パラレル表示データをラッチする
ラッチ手段と、クロック信号に同期して前記ラッチ手段
にラッチされたパラレル表示データをシリアルデータに
変換して出力するパラレル・シリアル変換手段と、前記
クロック信号の所定パルス毎に前記ラッチ手段へのラッ
チ信号を出力するラッチ信号出力手段と、前記ラッチ信
号が出力されない時、前記ラッチ手段への前記表示デー
タの入力を禁止すると共に、前記パラレル・シリアル変
換手段に前記クロック信号に同期して非表示データをシ
フトインする手段と、非表示時、前記ラッチ信号の出力
を禁止する禁止手段とを備える。
に本発明の表示制御装置は以下の様な構成からなる。即
ち、表示データをシリアルデータに変換して表示する表
示制御装置であって、パラレル表示データをラッチする
ラッチ手段と、クロック信号に同期して前記ラッチ手段
にラッチされたパラレル表示データをシリアルデータに
変換して出力するパラレル・シリアル変換手段と、前記
クロック信号の所定パルス毎に前記ラッチ手段へのラッ
チ信号を出力するラッチ信号出力手段と、前記ラッチ信
号が出力されない時、前記ラッチ手段への前記表示デー
タの入力を禁止すると共に、前記パラレル・シリアル変
換手段に前記クロック信号に同期して非表示データをシ
フトインする手段と、非表示時、前記ラッチ信号の出力
を禁止する禁止手段とを備える。
【００１０】
【作用】以上の構成において、パラレル表示データをラ
ッチ手段にラッチし、クロック信号に同期して、そのラ
ッチ手段にラッチされたパラレル表示データをシリアル
データに変換して出力する。そのクロック信号の所定パ
ルス毎に出力されるラッチ信号が出力されない時、ラッ
チ手段へのパラレル表示データの入力を禁止すると共に
、パラレル・シリアル変換手段にクロック信号に同期し
て非表示データをシフトインする。このラッチ信号はま
た、非表示時にはその出力が禁止されている。
ッチ手段にラッチし、クロック信号に同期して、そのラ
ッチ手段にラッチされたパラレル表示データをシリアル
データに変換して出力する。そのクロック信号の所定パ
ルス毎に出力されるラッチ信号が出力されない時、ラッ
チ手段へのパラレル表示データの入力を禁止すると共に
、パラレル・シリアル変換手段にクロック信号に同期し
て非表示データをシフトインする。このラッチ信号はま
た、非表示時にはその出力が禁止されている。
【００１１】
【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。
施例を詳細に説明する。
【００１２】図１は本実施例の表示制御回路の概略構成
を示すブロック図で、同図において、１はパラレル・シ
リアル変換部で、ビデオＲＡＭ部４よりパラレル表示デ
ータを入力し、クロック信号（ＣＬＯＣＫ） に同期し
たシリアル信号３２を出力している。２は各部のタイミ
ング信号を発生するタイミング・ジェネレータ部、３は
パラレル・シリアル変換部１のシリアル出力とタイミン
グ・ジェネレータ部２の同期信号とから表示装置５に対
する信号を発生するビデオ信号発生部、４は表示データ
を記憶しているビデオＲＡＭ部、５は表示装置である。
を示すブロック図で、同図において、１はパラレル・シ
リアル変換部で、ビデオＲＡＭ部４よりパラレル表示デ
ータを入力し、クロック信号（ＣＬＯＣＫ） に同期し
たシリアル信号３２を出力している。２は各部のタイミ
ング信号を発生するタイミング・ジェネレータ部、３は
パラレル・シリアル変換部１のシリアル出力とタイミン
グ・ジェネレータ部２の同期信号とから表示装置５に対
する信号を発生するビデオ信号発生部、４は表示データ
を記憶しているビデオＲＡＭ部、５は表示装置である。
【００１３】前述の従来例と同様に、表示データ３１が
８画素で構成された８ビットデータを入力して知り信号
に変換するパラレル・シリアル変換部１と、それに対応
するタイミング・ジェネレータ部２の回路構成をそれぞ
れ図２と図３に示す。また、図４は、パラレル・シリア
ル変換部１の動作を説明するためのタイミング・チャー
トである。
８画素で構成された８ビットデータを入力して知り信号
に変換するパラレル・シリアル変換部１と、それに対応
するタイミング・ジェネレータ部２の回路構成をそれぞ
れ図２と図３に示す。また、図４は、パラレル・シリア
ル変換部１の動作を説明するためのタイミング・チャー
トである。
【００１４】図２に示すように、タイミング・ジェネレ
ータ部２は従来例と同様に、パラレル・シリアル変換部
１の基準となるクロック信号（ＣＬＯＣＫ） を基に、
フリップフロップ２１〜２３により８クロックに１回の
パルスを発生し、ＬＯＡＤ信号としてパラレル・シリア
ル変換部１に出力している。このＬＯＡＤ信号は、同期
信号発生回路２４よりのＢＬＡＮＫ信号がハイレベルの
時つまり、非表示状態の時には出力されない。このよう
に、ＬＯＡＤ信号の出力がＢＬＡＮＫ信号により禁止さ
れた状態を図４の点線で示している。このＬＯＡＤ信号
の破線の部分は、従来例では出力されていた部分である
。なお、前述の従来例と同様に、図３において、シリア
ル出力３２がロウレベルの場合は、表示装置５において
表示データが表示されず、かつ、パラレル入力データ３
１がロウレベルのときに非表示となると仮定している。
ータ部２は従来例と同様に、パラレル・シリアル変換部
１の基準となるクロック信号（ＣＬＯＣＫ） を基に、
フリップフロップ２１〜２３により８クロックに１回の
パルスを発生し、ＬＯＡＤ信号としてパラレル・シリア
ル変換部１に出力している。このＬＯＡＤ信号は、同期
信号発生回路２４よりのＢＬＡＮＫ信号がハイレベルの
時つまり、非表示状態の時には出力されない。このよう
に、ＬＯＡＤ信号の出力がＢＬＡＮＫ信号により禁止さ
れた状態を図４の点線で示している。このＬＯＡＤ信号
の破線の部分は、従来例では出力されていた部分である
。なお、前述の従来例と同様に、図３において、シリア
ル出力３２がロウレベルの場合は、表示装置５において
表示データが表示されず、かつ、パラレル入力データ３
１がロウレベルのときに非表示となると仮定している。
【００１５】図３において、ＬＯＡＤ信号がロウレベル
になると、フリップ・フロップ３３〜４０にラッチされ
たパラレル表示データ３１はシフトされ、シリアル出力
３２には、フリップフロップ４０にラッチされたＤ０の
内容が出力される。このときＤ７の値をラッチするフリ
ップ・フロップ３３にはロウレベルがラッチされ、シリ
アル出力３２にはＤ１，Ｄ２，Ｄ３，…Ｄ７の順に各ビ
ットが出力される。その後、ＬＯＡＤ信号がハイレベル
にならなければ、その後シフトされる出力は全てロウレ
ベルとなる。
になると、フリップ・フロップ３３〜４０にラッチされ
たパラレル表示データ３１はシフトされ、シリアル出力
３２には、フリップフロップ４０にラッチされたＤ０の
内容が出力される。このときＤ７の値をラッチするフリ
ップ・フロップ３３にはロウレベルがラッチされ、シリ
アル出力３２にはＤ１，Ｄ２，Ｄ３，…Ｄ７の順に各ビ
ットが出力される。その後、ＬＯＡＤ信号がハイレベル
にならなければ、その後シフトされる出力は全てロウレ
ベルとなる。
【００１６】一方、ＢＬＡＮＫ信号がロウレベルの時に
は、タイミング・ジェネレータ部２からのＬＯＡＤ信号
は、８個のＣＬＯＣＫ信号に対して１回の割合で出力さ
れているので、パラレル・シリアル変換部１は、表示デ
ータをビデオ信号発生部３に送り続ける。また、ＢＬＡ
ＮＫ信号がハイレベルの時には、タイミング・ジェネレ
ータ部２からのＬＯＡＤ信号はロウレベルのままなので
、パラレル・シリアル変換部１は、最後のＬＯＡＤ信号
でラッチしたデータ（８ビット）をＣＬＯＣＫ信号に同
期して出力した後、次のＬＯＡＤ信号がくるまでロウレ
ベルを出力し続ける。従って、表示装置５は個の知り出
力３２がロウレベルの間は非表示状態となる。
は、タイミング・ジェネレータ部２からのＬＯＡＤ信号
は、８個のＣＬＯＣＫ信号に対して１回の割合で出力さ
れているので、パラレル・シリアル変換部１は、表示デ
ータをビデオ信号発生部３に送り続ける。また、ＢＬＡ
ＮＫ信号がハイレベルの時には、タイミング・ジェネレ
ータ部２からのＬＯＡＤ信号はロウレベルのままなので
、パラレル・シリアル変換部１は、最後のＬＯＡＤ信号
でラッチしたデータ（８ビット）をＣＬＯＣＫ信号に同
期して出力した後、次のＬＯＡＤ信号がくるまでロウレ
ベルを出力し続ける。従って、表示装置５は個の知り出
力３２がロウレベルの間は非表示状態となる。
【００１７】以上説明したように、パラレル・シリアル
変換部１が８画素のパラレルデータをラッチしてシリア
ル変換する場合には、ＢＬＡＮＫ信号の発生はＣＬＯＣ
Ｋ信号の８パルスに１つのタイミングで同期させればよ
く、１６画素をラッチできるようにすれば、ＣＬＯＣＫ
信号の１６パルスに１つのタイミングで同期させればよ
いため、ＢＬＡＮＫ信号の出力タイミングの余裕が増え
る。
変換部１が８画素のパラレルデータをラッチしてシリア
ル変換する場合には、ＢＬＡＮＫ信号の発生はＣＬＯＣ
Ｋ信号の８パルスに１つのタイミングで同期させればよ
く、１６画素をラッチできるようにすれば、ＣＬＯＣＫ
信号の１６パルスに１つのタイミングで同期させればよ
いため、ＢＬＡＮＫ信号の出力タイミングの余裕が増え
る。
【００１８】以上の説明では、説明を簡単にするため、
表示装置５が、モノクロレベルつまり、ある表示画素に
対して、表示状態か非表示状態の２通りしかない場合で
説明したが、表示装置５がカラーディスプレイの場合に
は、パラレル・シリアル変換部１に、図３に示したよう
なシフト・レジスタを複数用意すればよい。例えば、８
色のカラーの場合には、ＲＧＢ各１ビットで１表示画素
を表わせるので、３個のシフト・レジスタが必要となる
。更に、ＲＧＢ各８ビットで１表示画素を表わすような
表示装置の場合には、２４個のシフト・レジスタが必要
である。
表示装置５が、モノクロレベルつまり、ある表示画素に
対して、表示状態か非表示状態の２通りしかない場合で
説明したが、表示装置５がカラーディスプレイの場合に
は、パラレル・シリアル変換部１に、図３に示したよう
なシフト・レジスタを複数用意すればよい。例えば、８
色のカラーの場合には、ＲＧＢ各１ビットで１表示画素
を表わせるので、３個のシフト・レジスタが必要となる
。更に、ＲＧＢ各８ビットで１表示画素を表わすような
表示装置の場合には、２４個のシフト・レジスタが必要
である。
【００１９】以上説明したように本実施例によれば、Ｂ
ＬＡＮＫ信号は、ＣＬＯＣＫ信号を分周したＬＯＡＤ信
号をマスクすればよいので、ＢＬＡＮＫ信号をＣＬＯＣ
Ｋ信号に同調させなければならない従来例に比べて、非
表示信号の発生が容易となるという効果がある。
ＬＡＮＫ信号は、ＣＬＯＣＫ信号を分周したＬＯＡＤ信
号をマスクすればよいので、ＢＬＡＮＫ信号をＣＬＯＣ
Ｋ信号に同調させなければならない従来例に比べて、非
表示信号の発生が容易となるという効果がある。
【００２０】
【発明の効果】以上説明したように本発明によれば、非
表示状態のときにパラレル・シリアル変換のためのシフ
トレジスタにパラレル表示データをラッチしないように
し、かつパラレル・シリアル変換部にラッチされたデー
タを全て出力した後、ラッチ信号が供給されなければ、
そのシリアル出力に非表示データを出力することにより
、非表示データの発生を容易にできる効果がある。
表示状態のときにパラレル・シリアル変換のためのシフ
トレジスタにパラレル表示データをラッチしないように
し、かつパラレル・シリアル変換部にラッチされたデー
タを全て出力した後、ラッチ信号が供給されなければ、
そのシリアル出力に非表示データを出力することにより
、非表示データの発生を容易にできる効果がある。
【図１】本実施例の表示制御回路の概略構成を示すブロ
ック図である。
ック図である。
【図２】本実施例のタイミング・ジェネレータ部の構成
を示すブロック図である。
を示すブロック図である。
【図３】本実施例のパラレル・シリアル変換部の回路構
成を示す回路図である。
成を示す回路図である。
【図４】本実施例のパラレル・シリアル変換部の動作タ
イミング図である。
イミング図である。
【図５】従来例の表示制御回路の構成を示すブロック図
である。
である。
【図６】一般的なラスタ・スキャン方式ＣＲＴにおける
ビーム走査の説明図である。
ビーム走査の説明図である。
【図７】従来例のタイミング・ジェネレータ部の構成を
示すブロック図である。
示すブロック図である。
【図８】従来例のパラレル・シリアル変換部の回路構成
を示す回路図である。
を示す回路図である。
【図９】表示装置の同期信号のタイミング図である。
【図１０】従来例のパラレル・シリアル変換部の動作の
タイミング図である。
タイミング図である。
１ パラレル・シリアル変換部
２ タイミング・ジェネレータ部
３ ビデオ信号発生部
４ ビデオＲＡＭ部
５ 表示装置
３１ 表示データ
３２ シリアル出力
Claims (1)
- 【請求項１】 表示データをシリアルデータに変換し
て表示する表示制御装置であって、パラレル表示データ
をラッチするラッチ手段と、クロック信号に同期して前
記ラッチ手段にラッチされたパラレル表示データをシリ
アルデータに変換して出力するパラレル・シリアル変換
手段と、前記クロック信号の所定パルス毎に前記ラッチ
手段へのラッチ信号を出力するラッチ信号出力手段と、
前記ラッチ信号が出力されない時、前記ラッチ手段への
前記表示データの入力を禁止すると共に、前記パラレル
・シリアル変換手段に前記クロック信号に同期して非表
示データをシフトインする手段と、非表示時、前記ラッ
チ信号の出力を禁止する禁止手段と、を備えることを特
徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077462A JPH04310998A (ja) | 1991-04-10 | 1991-04-10 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077462A JPH04310998A (ja) | 1991-04-10 | 1991-04-10 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04310998A true JPH04310998A (ja) | 1992-11-02 |
Family
ID=13634675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3077462A Withdrawn JPH04310998A (ja) | 1991-04-10 | 1991-04-10 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04310998A (ja) |
-
1991
- 1991-04-10 JP JP3077462A patent/JPH04310998A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |