JPH04311110A - 論理回路 - Google Patents
論理回路Info
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- JPH04311110A JPH04311110A JP10467991A JP10467991A JPH04311110A JP H04311110 A JPH04311110 A JP H04311110A JP 10467991 A JP10467991 A JP 10467991A JP 10467991 A JP10467991 A JP 10467991A JP H04311110 A JPH04311110 A JP H04311110A
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- Japan
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- transistor
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- 230000000644 propagated effect Effects 0.000 abstract description 3
- 230000003321 amplification Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は論理回路に関し、特にＥＣＬ（エ
ミッタカップルドロジック）型の論理回路に関するもの
である。
ミッタカップルドロジック）型の論理回路に関するもの
である。
【０００２】
【従来技術】従来のかかるＥＣＬ型の論理回路の具体例
を図２に示す。トランジスタ１のベースには基準電位Ｖ
ｒ が印加されており、このトランジスタ１とトランジ
スタ２，３とが互いにエミッタ共通接続されている。こ
れ等トランジスタ２，３の各ベースに論理入力信号Ａ，
Ｂが印加されている。
を図２に示す。トランジスタ１のベースには基準電位Ｖ
ｒ が印加されており、このトランジスタ１とトランジ
スタ２，３とが互いにエミッタ共通接続されている。こ
れ等トランジスタ２，３の各ベースに論理入力信号Ａ，
Ｂが印加されている。
【０００３】エミッタ共通接続点と電源１１の負側との
間には、定電流源４が接続されている。そして、トラン
ジスタ１のコレクタと電源１１の正側との間には、電流
制限抵抗５が設けられており、またトランジスタ２，３
の共通コレクタと電源１１の正側との間には、電流制限
抵抗６が設けられている。
間には、定電流源４が接続されている。そして、トラン
ジスタ１のコレクタと電源１１の正側との間には、電流
制限抵抗５が設けられており、またトランジスタ２，３
の共通コレクタと電源１１の正側との間には、電流制限
抵抗６が設けられている。
【０００４】トランジスタ１のコレクタ出力は、トラン
ジスタ７及びそのエミッタ抵抗９からなるエミッタフォ
ロワ回路により導出されてＥＣＬ論理回路の１出力Ｃ１
となている。
ジスタ７及びそのエミッタ抵抗９からなるエミッタフォ
ロワ回路により導出されてＥＣＬ論理回路の１出力Ｃ１
となている。
【０００５】トランジスタ２，３の共通コレクタ出力は
、トランジスタ８及びそのエミッタ抵抗１０からなるエ
ミッタフォロワ回路により導出されてＥＣＬ論理回路の
他出力Ｃ２ となっている。
、トランジスタ８及びそのエミッタ抵抗１０からなるエ
ミッタフォロワ回路により導出されてＥＣＬ論理回路の
他出力Ｃ２ となっている。
【０００６】かかる構成において、トランジスタ１のベ
ース基準電位Ｖｒ に対して、２つの論理入力Ａ，Ｂに
高電位または低電位の信号を印加することにより、トラ
ンジスタ１〜３の少くとも１つがオンとなる。
ース基準電位Ｖｒ に対して、２つの論理入力Ａ，Ｂに
高電位または低電位の信号を印加することにより、トラ
ンジスタ１〜３の少くとも１つがオンとなる。
【０００７】よって、定電流源４による定電流は抵抗５
または６を流れて電圧降下を生じる。その電圧降下によ
り定まる電位が出力Ｃ１ ，Ｃ２ へ導出される。
または６を流れて電圧降下を生じる。その電圧降下によ
り定まる電位が出力Ｃ１ ，Ｃ２ へ導出される。
【０００８】このとき、トランジスタ２，３のエミッタ
結合における電流増幅率をｈｆｅとし、定電流源４の電
流値をＩｅ としたとき、トランジスタ２，３のオン時
のベース電流（論理入力電流）Ｉｉ は、 Ｉｉ ＝Ｉｅ ／（１＋ｈｆｅ）…（１）となる。
結合における電流増幅率をｈｆｅとし、定電流源４の電
流値をＩｅ としたとき、トランジスタ２，３のオン時
のベース電流（論理入力電流）Ｉｉ は、 Ｉｉ ＝Ｉｅ ／（１＋ｈｆｅ）…（１）となる。
【０００９】ここで、トランジスタの電流増幅率ｈｆｅ
が小さく、定電流源の電流Ｉｅ が大きければ、（１）
式のＩｉ は大となる。すなわち、Ｉｉ が大きいとい
うことは、前段の論理回路（図示せず）の出力端子から
図２のＥＣＬ回路の入力端子（Ａ，Ｂ）までの配線に流
れる電流が多くなることを意味する。
が小さく、定電流源の電流Ｉｅ が大きければ、（１）
式のＩｉ は大となる。すなわち、Ｉｉ が大きいとい
うことは、前段の論理回路（図示せず）の出力端子から
図２のＥＣＬ回路の入力端子（Ａ，Ｂ）までの配線に流
れる電流が多くなることを意味する。
【００１０】よって、その間の信号配線長が長いと、配
線の抵抗に起因する電圧降下が大きくなり、入力端子（
Ａ，Ｂ）に対して高電位または低電位の論理信号が伝搬
できないという欠点がある。
線の抵抗に起因する電圧降下が大きくなり、入力端子（
Ａ，Ｂ）に対して高電位または低電位の論理信号が伝搬
できないという欠点がある。
【００１１】
【発明の目的】本発明の目的は、入力信号端子に流れる
電流を少くして配線抵抗による電圧降下を小さくするこ
とによって、前段論理回路から次段論理回路への論理信
号を正常に伝搬し得るようにしたＥＣＬ型論理回路を提
供することである。
電流を少くして配線抵抗による電圧降下を小さくするこ
とによって、前段論理回路から次段論理回路への論理信
号を正常に伝搬し得るようにしたＥＣＬ型論理回路を提
供することである。
【００１２】
【発明の構成】本発明によれば、ベースに基準電位が印
加された第１のトランジスタと、前記第１のトランジス
タとエミッタが共通接続されベースに入力論理信号が印
加された第２のトランジスタとを含むＥＣＬ（エミッタ
カップルドロジック）型の論理回路であって、前記第１
及び第２のトランジスタの各々はダーリントン接続され
た一対のトランジスタにより夫々構成されていることを
特徴とする論理回路が得られる。
加された第１のトランジスタと、前記第１のトランジス
タとエミッタが共通接続されベースに入力論理信号が印
加された第２のトランジスタとを含むＥＣＬ（エミッタ
カップルドロジック）型の論理回路であって、前記第１
及び第２のトランジスタの各々はダーリントン接続され
た一対のトランジスタにより夫々構成されていることを
特徴とする論理回路が得られる。
【００１３】
【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。
細に説明する。
【００１４】図１は本発明の実施例の回路図であり、図
２と同等部分は同一符号により示している。図２の従来
例と異なる部分についてのみ述べると、図２におけるエ
ミッタ共通のトランジスタ１〜３の各々をダーリントン
接続構成としたものである。
２と同等部分は同一符号により示している。図２の従来
例と異なる部分についてのみ述べると、図２におけるエ
ミッタ共通のトランジスタ１〜３の各々をダーリントン
接続構成としたものである。
【００１５】すなわち、図２のトランジスタ１を１対の
トランジスタ１ａ，１ｂにより構成し、トランジスタ１
ａ，１ｂのコレクタを共通とし、トランジスタ１ａのベ
ースとトランジスタ１ｂのエミッタとを共通とし、トラ
ンジスタ１ｂのベースに基準電位Ｖｒ を印加する構成
である。
トランジスタ１ａ，１ｂにより構成し、トランジスタ１
ａ，１ｂのコレクタを共通とし、トランジスタ１ａのベ
ースとトランジスタ１ｂのエミッタとを共通とし、トラ
ンジスタ１ｂのベースに基準電位Ｖｒ を印加する構成
である。
【００１６】また、他の図２のトランジスタ２及び３に
ついても、トランジスタ２ａ，２ｂ及び３ａ，３ｂによ
り夫々同様に接続して構成している。
ついても、トランジスタ２ａ，２ｂ及び３ａ，３ｂによ
り夫々同様に接続して構成している。
【００１７】他の構成については図２のそれと同一であ
り、また動作についても同一であるので、その説明は省
略する。
り、また動作についても同一であるので、その説明は省
略する。
【００１８】ここで、例えばトランジスタ２ａ，２ｂに
ついて考えると、各トランジスタの電流増幅率をｈｆｅ
とし、定電流源４の電流値をＩｅ として、トランジス
タ２ａ，２ｂのオン時のベース入力信号電流Ｉｉ は、
Ｉｉ ＝Ｉｅ ／｛１＋ｈｆｅ｝２ …（２）となる。
ついて考えると、各トランジスタの電流増幅率をｈｆｅ
とし、定電流源４の電流値をＩｅ として、トランジス
タ２ａ，２ｂのオン時のベース入力信号電流Ｉｉ は、
Ｉｉ ＝Ｉｅ ／｛１＋ｈｆｅ｝２ …（２）となる。
【００１９】（１）式と（２）式とを比較すれば明らか
な如く、（２）式で示される入力信号電流がより小であ
る。すなわち、本発明のＥＣＬ型論理回路では、論理入
力信号電流が従来のものに比し著しく小となる。よって
前段回路の出力端子から次段回路の入力端子までの配線
の抵抗による電圧降下が小さくなり、論理信号を正しく
伝搬できるのである。
な如く、（２）式で示される入力信号電流がより小であ
る。すなわち、本発明のＥＣＬ型論理回路では、論理入
力信号電流が従来のものに比し著しく小となる。よって
前段回路の出力端子から次段回路の入力端子までの配線
の抵抗による電圧降下が小さくなり、論理信号を正しく
伝搬できるのである。
【００２０】尚、本実施例では、２入力の場合のＥＣＬ
回路を示しているが、３入力以上の場合にも同様に適用
できることは明らかである。
回路を示しているが、３入力以上の場合にも同様に適用
できることは明らかである。
【００２１】
【発明の効果】叙上の如く、本発明によれば、論理回路
を構成するエミッタカップルされたトランジスタをダー
リントン接続構成のトランジスタとしたので、ベース入
力電流を著しく小とすることができ、よって回路相互間
の配線の抵抗による電圧降下が少くなって信号伝搬が正
常になるという効果がある。
を構成するエミッタカップルされたトランジスタをダー
リントン接続構成のトランジスタとしたので、ベース入
力電流を著しく小とすることができ、よって回路相互間
の配線の抵抗による電圧降下が少くなって信号伝搬が正
常になるという効果がある。
【図１】本発明の実施例を示す回路図である。
【図２】従来のＥＣＬ型論理回路を示す図である。
１ａ，１ｂ，２ａ，２ｂ，３ａ，３ｂ ダーリントン
接続構成トランジスタ ４ 定電流源 ５，６ 電流制限抵抗
接続構成トランジスタ ４ 定電流源 ５，６ 電流制限抵抗
Claims (1)
- 【請求項１】 ベースに基準電位が印加された第１の
トランジスタと、前記第１のトランジスタとエミッタが
共通接続されベースに入力論理信号が印加された第２の
トランジスタとを含むＥＣＬ（エミッタカップルドロジ
ック）型の論理回路であって、前記第１及び第２のトラ
ンジスタの各々はダーリントン接続された一対のトラン
ジスタにより夫々構成されていることを特徴とする論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10467991A JPH04311110A (ja) | 1991-04-10 | 1991-04-10 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10467991A JPH04311110A (ja) | 1991-04-10 | 1991-04-10 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04311110A true JPH04311110A (ja) | 1992-11-02 |
Family
ID=14387160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10467991A Pending JPH04311110A (ja) | 1991-04-10 | 1991-04-10 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04311110A (ja) |
-
1991
- 1991-04-10 JP JP10467991A patent/JPH04311110A/ja active Pending
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