JPH031912B2 - - Google Patents
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- Publication number
- JPH031912B2 JPH031912B2 JP55172855A JP17285580A JPH031912B2 JP H031912 B2 JPH031912 B2 JP H031912B2 JP 55172855 A JP55172855 A JP 55172855A JP 17285580 A JP17285580 A JP 17285580A JP H031912 B2 JPH031912 B2 JP H031912B2
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- JP
- Japan
- Prior art keywords
- current
- base
- transistor
- collector
- input
- Prior art date
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- Expired - Lifetime
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- Control Of Electrical Variables (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
- Rectifiers (AREA)
Description
【発明の詳細な説明】
本発明は入力電流の一方向にのみ応じて電流を
出力する整流回路の入力電流符号を出力する符号
出力付整流回路に関するものである。
出力する整流回路の入力電流符号を出力する符号
出力付整流回路に関するものである。
整流回路は第１図ａの様な入出力特性を呈す
る。第１図ｂは入力電流の方向に応じた出力の有
無を示す符号出力の特性である。
る。第１図ｂは入力電流の方向に応じた出力の有
無を示す符号出力の特性である。
第２図はカレントミラー回路を用いた符号出力
付整流回路の従来例である。同図において、１は
電流入力端子、２は電流出力端子、３は符号出力
端子、４は電源端子、５，６，７はPNP型のト
ランジスタでベース同志およびエミツタ同志がそ
れぞれ共通接続され、カレントミラー回路を構成
している。トランジスタ７のコレクタはエミツタ
接地されたNPN型のトランジスタ８のベースと、
一端が接地された抵抗９の両方に接続されてい
る。
付整流回路の従来例である。同図において、１は
電流入力端子、２は電流出力端子、３は符号出力
端子、４は電源端子、５，６，７はPNP型のト
ランジスタでベース同志およびエミツタ同志がそ
れぞれ共通接続され、カレントミラー回路を構成
している。トランジスタ７のコレクタはエミツタ
接地されたNPN型のトランジスタ８のベースと、
一端が接地された抵抗９の両方に接続されてい
る。
出力電流I2は、トランジスタ５および６のカレ
ントミラー動作により、入力電流I1が第１図に示
す方向の時にのみ流れ、第３図ａに示すようにI2
∝A1の関係を保つ。トランジスタ７のコレクタ
電流I7もI7∝I1であるが、抵抗９の両端電圧がト
ランジスタ８をオンさせる値になるまで電流I3は
流れない。即ち第３図ｂに示すように、I3とI1と
の関係にはI0だけの不感部分が存在する。I0を小
さくするためには抵抗９を大きくするか、或は接
続しないかであるが、トランジスタ７のリーク電
流によつてトランジスタ８が誤動作しない必要が
ある。したがつて、I0はあまり小さくできない。
ントミラー動作により、入力電流I1が第１図に示
す方向の時にのみ流れ、第３図ａに示すようにI2
∝A1の関係を保つ。トランジスタ７のコレクタ
電流I7もI7∝I1であるが、抵抗９の両端電圧がト
ランジスタ８をオンさせる値になるまで電流I3は
流れない。即ち第３図ｂに示すように、I3とI1と
の関係にはI0だけの不感部分が存在する。I0を小
さくするためには抵抗９を大きくするか、或は接
続しないかであるが、トランジスタ７のリーク電
流によつてトランジスタ８が誤動作しない必要が
ある。したがつて、I0はあまり小さくできない。
本発明は上記欠点をなくすべくなされたもの
で、以下、図面を参照して説明する。
で、以下、図面を参照して説明する。
第４図は本発明の一実施例の回路構成図を示
す。同図において、PNP型のトランジスタ５お
よび６はベース同志およびエミツタ同志がそれぞ
れ共通接続され、トランジスタ５のベースとコレ
クタも直接接続されてカレントミラー回路を構成
している。PNP型のトランジスタ１１のベース
はカレントミラー回路の共通ミエツタに接続さ
れ、エミツタは電源端子４に接続され、コレクタ
は出力端子１０に接続されている。
す。同図において、PNP型のトランジスタ５お
よび６はベース同志およびエミツタ同志がそれぞ
れ共通接続され、トランジスタ５のベースとコレ
クタも直接接続されてカレントミラー回路を構成
している。PNP型のトランジスタ１１のベース
はカレントミラー回路の共通ミエツタに接続さ
れ、エミツタは電源端子４に接続され、コレクタ
は出力端子１０に接続されている。
入力端子１の入力電流I1が流出する方向の場
合、カレントミラー動作によつてI1∝I2となり、
第５図のI2のような特性を呈する。また、入力電
流I1が流入する方向の場合はカレントミラー動作
せず、I2＝Ｏとなる。I2＞Ｏのとき、カレントミ
ラー回路のエミツタ側の全電流は（I1＋I2）とな
り、これはトランジスタ１１のベース電流とな
る。従つて、トランジスタ１１のコレクタ電流
I10は、I10＝（I1＋I2）×hFE（ただし、hFEはトランジ
スタ１１の電流増幅率）となり、第５図にI10で
示す様になる。したがつて、I10がIthに達する入
力電流はI0′となつて、I2＝Ithとなる時の入力電流
I0の約１／2hFEとなり、不感部分が極めて小さくな る。
合、カレントミラー動作によつてI1∝I2となり、
第５図のI2のような特性を呈する。また、入力電
流I1が流入する方向の場合はカレントミラー動作
せず、I2＝Ｏとなる。I2＞Ｏのとき、カレントミ
ラー回路のエミツタ側の全電流は（I1＋I2）とな
り、これはトランジスタ１１のベース電流とな
る。従つて、トランジスタ１１のコレクタ電流
I10は、I10＝（I1＋I2）×hFE（ただし、hFEはトランジ
スタ１１の電流増幅率）となり、第５図にI10で
示す様になる。したがつて、I10がIthに達する入
力電流はI0′となつて、I2＝Ithとなる時の入力電流
I0の約１／2hFEとなり、不感部分が極めて小さくな る。
第６図は本発明の他の実施例であり、トランジ
スタ１１のコレクタがエミツタ接地型トランジス
タ８のベース、および一端が接地された抵抗９に
接地され、トランジスタ８のコレクタが出力端子
３に接続されている。I1，I2，I10の関係は先の実
施例と同様である。I10による抵抗９の両端の電
圧がトランジスタ８をオンさせる電圧に達する時
のI1の値は前述した如く十分小さいため、出力電
流I3は第７図に示す様になる。また、トランジス
タ１１のコレクタにリーク電流が流れた場合でも
抵抗９があるため誤動作しないことは明らかであ
る。
スタ１１のコレクタがエミツタ接地型トランジス
タ８のベース、および一端が接地された抵抗９に
接地され、トランジスタ８のコレクタが出力端子
３に接続されている。I1，I2，I10の関係は先の実
施例と同様である。I10による抵抗９の両端の電
圧がトランジスタ８をオンさせる電圧に達する時
のI1の値は前述した如く十分小さいため、出力電
流I3は第７図に示す様になる。また、トランジス
タ１１のコレクタにリーク電流が流れた場合でも
抵抗９があるため誤動作しないことは明らかであ
る。
以上に述べた如く、本発明は素子数を増加させ
ることなく、入力電流の符号出力に対する不感部
分を極めて小さくすることができる符号出力付整
流回路を実現し得るものであり、その効果は極め
て大きいものがある。
ることなく、入力電流の符号出力に対する不感部
分を極めて小さくすることができる符号出力付整
流回路を実現し得るものであり、その効果は極め
て大きいものがある。
なお、本発明の実施例において、トランジスタ
の導電型を全て逆にしても、あるいは、他の構成
のカレントミラー回路を使用しても同様に実施で
き、本発明に含まれることはいうまでもない。
の導電型を全て逆にしても、あるいは、他の構成
のカレントミラー回路を使用しても同様に実施で
き、本発明に含まれることはいうまでもない。
第１図ａ，ｂは整流回路特性図、第２図は従来
例の回路構成図、第３図ａ，ｂは従来例の入出力
特性図、第４図は本発明の一実施例の回路構成
図、第５図は同実施例の特性図、第６図は本発明
の他の実施例の回路構成図、第７図は第６図の回
路の特性図である。 １……入力端子、２，３……出力端子、４……
電源端子、５，６，７，８，１１……トランジス
タ。
例の回路構成図、第３図ａ，ｂは従来例の入出力
特性図、第４図は本発明の一実施例の回路構成
図、第５図は同実施例の特性図、第６図は本発明
の他の実施例の回路構成図、第７図は第６図の回
路の特性図である。 １……入力端子、２，３……出力端子、４……
電源端子、５，６，７，８，１１……トランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも２つ以上のトランジスタで構成さ
れ入力電流の一方向にのみ応じて前記入力電流と
比例し反対方向の電流を出力するカレントミラー
回路と、前記カレントミラー回路の共通エミツタ
側の全電流がベース電流となるように前記カレン
トミラー回路の前記共通エミツタ側にベースが接
続され、エミツタが接地もしくは電源に接続さ
れ、コレクタが前記入力電流の符号を出力する符
号出力発生手段に接続された電流増幅トランジス
タを具備してなることを特徴とする符号出力付整
流回路。 ２ 符号出力発生手段は電流増幅トランジスタと
は逆の導伝型のトランジスタで構成され、前記電
流増幅トランジスタのコレクタ電流がベース電流
となるようにベースが接続され、エミツタが電源
もしくは接地され、ベース・エミツタ間に抵抗が
接続され、コレクタ電流を入力電流の符号出力信
号とすることを特徴とする特許請求の範囲第１項
記載の符号出力付整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55172855A JPS5797211A (en) | 1980-12-08 | 1980-12-08 | Rectifying circuit with coding output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55172855A JPS5797211A (en) | 1980-12-08 | 1980-12-08 | Rectifying circuit with coding output |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5797211A JPS5797211A (en) | 1982-06-16 |
| JPH031912B2 true JPH031912B2 (ja) | 1991-01-11 |
Family
ID=15949539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55172855A Granted JPS5797211A (en) | 1980-12-08 | 1980-12-08 | Rectifying circuit with coding output |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5797211A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824255B2 (ja) * | 1987-01-14 | 1996-03-06 | 日本電気アイシーマイコンシステム 株式会社 | スイッチ回路 |
| JPH02105089A (ja) * | 1988-10-14 | 1990-04-17 | Toshiba Corp | スイッチ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4939213A (ja) * | 1972-08-24 | 1974-04-12 |
-
1980
- 1980-12-08 JP JP55172855A patent/JPS5797211A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5797211A (en) | 1982-06-16 |
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