JPH04311268A - 論理回路データ格納システム - Google Patents
論理回路データ格納システムInfo
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- JPH04311268A JPH04311268A JP3076674A JP7667491A JPH04311268A JP H04311268 A JPH04311268 A JP H04311268A JP 3076674 A JP3076674 A JP 3076674A JP 7667491 A JP7667491 A JP 7667491A JP H04311268 A JPH04311268 A JP H04311268A
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- 238000004088 simulation Methods 0.000 claims abstract description 54
- 238000007405 data analysis Methods 0.000 claims description 4
- 238000013500 data storage Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 37
- 230000006870 function Effects 0.000 description 21
- 238000000034 method Methods 0.000 description 14
- 238000012942 design verification Methods 0.000 description 5
- 101100244969 Arabidopsis thaliana PRL1 gene Proteins 0.000 description 2
- 102100039558 Galectin-3 Human genes 0.000 description 2
- 101100454448 Homo sapiens LGALS3 gene Proteins 0.000 description 2
- 101150051246 MAC2 gene Proteins 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路シミュレーシ
ョンを行う前に対象回路を論理シミュレーション用デー
タに変換する手段に関する。
ョンを行う前に対象回路を論理シミュレーション用デー
タに変換する手段に関する。
【０００２】
【技術環境】近年の論理回路の大規模化にともない、設
計検証を如何に効率よく行うかが重要になってきている
。多くの場合、大規模な回路の設計検証では設計検証の
初期段階では回路を機能ごとに分割して設計検証を行う
が、最終段階では回路全体で設計検証を行う。最終段階
で大規模回路全体をシミュレーション用のデータに変換
するには、多くの時間がかかる。
計検証を如何に効率よく行うかが重要になってきている
。多くの場合、大規模な回路の設計検証では設計検証の
初期段階では回路を機能ごとに分割して設計検証を行う
が、最終段階では回路全体で設計検証を行う。最終段階
で大規模回路全体をシミュレーション用のデータに変換
するには、多くの時間がかかる。
【０００３】
【従来の技術】回路の設計変更が行われた場合、新規に
作成した設計変更箇所の論理シミュレーション用データ
と、それ以外の機能については変更前の論理シミュレー
ション用データを利用することで、論理回路全体のシミ
ュレーション用データを生成している。
作成した設計変更箇所の論理シミュレーション用データ
と、それ以外の機能については変更前の論理シミュレー
ション用データを利用することで、論理回路全体のシミ
ュレーション用データを生成している。
【０００４】
【発明が解決しようとする課題】従来の論理回路データ
格納システムでは、回路の一部に設計変更があった場合
、回路変更がない機能部分を利用できるが、最終的に回
路全体をまとめる部分については、再度シミュレーショ
ン用データを生成し直さなければならない。
格納システムでは、回路の一部に設計変更があった場合
、回路変更がない機能部分を利用できるが、最終的に回
路全体をまとめる部分については、再度シミュレーショ
ン用データを生成し直さなければならない。
【０００５】
【課題を解決するための手段】本発明の論理回路データ
格納システムは、ディスプレー、キーボード、メモリを
ＣＰＵに接続し、前記キーボードから起動を指定するこ
とにより前記メモリに格納されている回路接続を記述し
た回路データを読み込み、論理シミュレーション用回路
データを生成する回路データ解析・生成手段と、回路デ
ータの一部に変更があった場合、変更した部分の回路情
報を指定することで、変更前の論理シミュレーション用
回路データを利用し、回路変更分に関する箇所のみを変
更する論理シミュレーション用回路データ再生手段とを
含む。
格納システムは、ディスプレー、キーボード、メモリを
ＣＰＵに接続し、前記キーボードから起動を指定するこ
とにより前記メモリに格納されている回路接続を記述し
た回路データを読み込み、論理シミュレーション用回路
データを生成する回路データ解析・生成手段と、回路デ
ータの一部に変更があった場合、変更した部分の回路情
報を指定することで、変更前の論理シミュレーション用
回路データを利用し、回路変更分に関する箇所のみを変
更する論理シミュレーション用回路データ再生手段とを
含む。
【０００６】
【実施例】次に本発明の実施例について、図面を参照し
て詳細に説明する。
て詳細に説明する。
【０００７】図１は本発明のシステム構成を示すブロッ
ク図である。ＣＰＵ１には、メモリ２、キーボード３、
ディスプレイ装置４が接続されている。ＣＰＵ１は回路
データ解析・生成手段Ａと、回路データ再生成手段Ｂを
有しており、メモリ２は、回路データ１１、回路変更指
定データ１２、論理シミュレーション用回路データ１３
を有している。回路データ１１には、論理シミュレーシ
ョンする回路に関する接続および使用する基本素子に関
する情報が格納されている。回路変更指定データ１２に
は、どの部分を回路変更するかを指定するデータが格納
されている。論理シミュレーション用回路データ１３に
は、回路データ解析・生成手段Ａが出力したデータが格
納されていて、回路変更が生じた場合、回路データ再生
成手段Ｂが回路変更前のデータを論理シミュレーション
用回路データ１３から、変更箇所を回路変更指定データ
１２から読み込み、変更後の論理シミュレーション用回
路データを生成する。
ク図である。ＣＰＵ１には、メモリ２、キーボード３、
ディスプレイ装置４が接続されている。ＣＰＵ１は回路
データ解析・生成手段Ａと、回路データ再生成手段Ｂを
有しており、メモリ２は、回路データ１１、回路変更指
定データ１２、論理シミュレーション用回路データ１３
を有している。回路データ１１には、論理シミュレーシ
ョンする回路に関する接続および使用する基本素子に関
する情報が格納されている。回路変更指定データ１２に
は、どの部分を回路変更するかを指定するデータが格納
されている。論理シミュレーション用回路データ１３に
は、回路データ解析・生成手段Ａが出力したデータが格
納されていて、回路変更が生じた場合、回路データ再生
成手段Ｂが回路変更前のデータを論理シミュレーション
用回路データ１３から、変更箇所を回路変更指定データ
１２から読み込み、変更後の論理シミュレーション用回
路データを生成する。
【０００８】図２は、本発明の一実施例で使用する論理
回路の図面イメージで、２４は基本素子２１，２２とマ
クロ素子２３から構成される回路全体（回路名：ＣＩＲ
ＣＵＩＴ）の例、２５は２１、２２に示す基本素子から
構成されるマクロ素子（マクロ名：ＭＡＣ）である。基
本素子２１、基本素子２２、マクロ素子２３のａ，ｂは
入力ポート、ｙは出力ポートを示す。
回路の図面イメージで、２４は基本素子２１，２２とマ
クロ素子２３から構成される回路全体（回路名：ＣＩＲ
ＣＵＩＴ）の例、２５は２１、２２に示す基本素子から
構成されるマクロ素子（マクロ名：ＭＡＣ）である。基
本素子２１、基本素子２２、マクロ素子２３のａ，ｂは
入力ポート、ｙは出力ポートを示す。
【０００９】図３の３１はＣＩＲＣＵＩＴの回路接続記
述を例示し、３２はＭＡＣの回路接続記述を例示する。 ３３は使用する基本素子またはマクロ素子を定義する部
分で、ここでは入力ポートを２つ、出力ポートを１つ基
本素子（ＡＮＤ）を使用することを定義している。３４
は基本素子またはマクロ素子の接続を定義する部分で、
ここではＧ１という素子名がついた基本素子（ＡＮＤ）
を信号線Ｓ１、Ｓ２、Ｓ４で接続することを定義してい
る。
述を例示し、３２はＭＡＣの回路接続記述を例示する。 ３３は使用する基本素子またはマクロ素子を定義する部
分で、ここでは入力ポートを２つ、出力ポートを１つ基
本素子（ＡＮＤ）を使用することを定義している。３４
は基本素子またはマクロ素子の接続を定義する部分で、
ここではＧ１という素子名がついた基本素子（ＡＮＤ）
を信号線Ｓ１、Ｓ２、Ｓ４で接続することを定義してい
る。
【００１０】図４は、論理シミュレーション用回路デー
タの各部の構造を示す図である。図４（ａ）に示すポー
トテーブルは基本素子またはマクロ素子の入出力ポート
に相当し、基本素子の場合、実際接続されている図４（
ｃ）に示す信号線データへのポインタである。また、マ
クロ素子の場合、図４（ｂ）に示すマクロ接続テーブル
へのポインタである。図４（ｂ）は回路変更によりマク
ロ素子が変わる場合に、マクロ素子への接続のつなぎ変
えを行うことで論理シミュレーション用回路データを変
更できる様に設けてある。図４（ｄ）に示す関数データ
へのポインタテーブルは図４（ｅ）に示す関数テーブル
へのポインタで、信号線に接続されている素子が複数あ
る場合に対応し、関数データを指す線形リストへのポイ
ンタとする。図４（ｅ）は基本素子とマクロ素子の数だ
け存在する。関数テーブルは、ポートテーブルへのポイ
ンタ、素子名、基本素子テーブルへのインデックスを持
っている。図４（ｆ）に示す基本素子テーブルへのイン
デックスを書き換えるだけで使用する基本素子の変更に
対応できる。図４（ｆ）は指定された基本素子をそっく
り入れ換える場合に、入れ換える関数テーブルを参照で
きる様に関数テーブルへのポインタを持っている。図４
（ｇ）に示すマクロ名テーブルは変更するマクロ名が指
定された場合の検索に使用する。図４（ｈ）に示すマク
ロ素子テーブルは同一のマクロ素子を検索する場合のた
めに、マクロ名テーブルへのポインタを用意している。
タの各部の構造を示す図である。図４（ａ）に示すポー
トテーブルは基本素子またはマクロ素子の入出力ポート
に相当し、基本素子の場合、実際接続されている図４（
ｃ）に示す信号線データへのポインタである。また、マ
クロ素子の場合、図４（ｂ）に示すマクロ接続テーブル
へのポインタである。図４（ｂ）は回路変更によりマク
ロ素子が変わる場合に、マクロ素子への接続のつなぎ変
えを行うことで論理シミュレーション用回路データを変
更できる様に設けてある。図４（ｄ）に示す関数データ
へのポインタテーブルは図４（ｅ）に示す関数テーブル
へのポインタで、信号線に接続されている素子が複数あ
る場合に対応し、関数データを指す線形リストへのポイ
ンタとする。図４（ｅ）は基本素子とマクロ素子の数だ
け存在する。関数テーブルは、ポートテーブルへのポイ
ンタ、素子名、基本素子テーブルへのインデックスを持
っている。図４（ｆ）に示す基本素子テーブルへのイン
デックスを書き換えるだけで使用する基本素子の変更に
対応できる。図４（ｆ）は指定された基本素子をそっく
り入れ換える場合に、入れ換える関数テーブルを参照で
きる様に関数テーブルへのポインタを持っている。図４
（ｇ）に示すマクロ名テーブルは変更するマクロ名が指
定された場合の検索に使用する。図４（ｈ）に示すマク
ロ素子テーブルは同一のマクロ素子を検索する場合のた
めに、マクロ名テーブルへのポインタを用意している。
【００１１】図５は、図２で示す回路の論理シミュレー
ション用回路データ例を示す図である。４１ポートデー
タは基本素子またはマクロ素子のポートを表している。 マクロ素子接続データ４２はマクロ素子中で使用してい
るポートをマクロ素子のポートと接続するために必要と
なる。ポートデータ４１およびマクロ素子接続データ４
２は接続している信号線データ４３を指している。これ
によりポートが接続している信号線がわかる。信号線デ
ータ４３は関数データ４４へのポインタデータを指して
いる。関数データ４４へのポイントデータは関数データ
４５を指している。関数データ４５は基本素子の動作を
表す関数が格納されている。関数データ４４は同一信号
が複数の基本素子に接続している場合でも、複数の関数
データと接続できるように用意されている。基本素子テ
ーブル４６は関数データを指している。基本素子は共通
して使用されるのでデータを節約できる。マクロ素子テ
ーブル４８はマクロ名テーブル４７を指している。マク
ロ名テーブル４７はポートデータ４１を指している。こ
れはマクロ素子を別のマクロ素子に変更する際にポート
データのどの部分を変更すればいいかを知るためにある
。
ション用回路データ例を示す図である。４１ポートデー
タは基本素子またはマクロ素子のポートを表している。 マクロ素子接続データ４２はマクロ素子中で使用してい
るポートをマクロ素子のポートと接続するために必要と
なる。ポートデータ４１およびマクロ素子接続データ４
２は接続している信号線データ４３を指している。これ
によりポートが接続している信号線がわかる。信号線デ
ータ４３は関数データ４４へのポインタデータを指して
いる。関数データ４４へのポイントデータは関数データ
４５を指している。関数データ４５は基本素子の動作を
表す関数が格納されている。関数データ４４は同一信号
が複数の基本素子に接続している場合でも、複数の関数
データと接続できるように用意されている。基本素子テ
ーブル４６は関数データを指している。基本素子は共通
して使用されるのでデータを節約できる。マクロ素子テ
ーブル４８はマクロ名テーブル４７を指している。マク
ロ名テーブル４７はポートデータ４１を指している。こ
れはマクロ素子を別のマクロ素子に変更する際にポート
データのどの部分を変更すればいいかを知るためにある
。
【００１２】図６は、指定した素子名の基本素子を変更
した場合の論理シミュレーション用データの変更処理を
示す例である。図６（ａ）では回路（ＣＩＲＣＵＩＴ）
で使用している素子名Ｇ１（ＡＮＤ）を素子名Ｇ１１（
ＯＲ）に変更した場合の回路図面イメージを示している
。図６（ｂ）は素子名Ｇ１の基本素子ＡＮＤ、図６（ｃ
）は素子名Ｇ１１の基本素子（ＯＲ）を示している。図
６（ｄ）は回路変更後の回路変更指定データの例である
。図７は使用する基本素子の一部を変更したい場合の論
理シミュレーション用回路データ変更処理を示す図であ
る。まず、関数テーブルより変更する素子名を検索し、
その素子名を変更する。更に変更する基本素子名を基本
素子テーブルより検索し、信号名テーブルの基本素子テ
ーブルのインデックスを変更する。
した場合の論理シミュレーション用データの変更処理を
示す例である。図６（ａ）では回路（ＣＩＲＣＵＩＴ）
で使用している素子名Ｇ１（ＡＮＤ）を素子名Ｇ１１（
ＯＲ）に変更した場合の回路図面イメージを示している
。図６（ｂ）は素子名Ｇ１の基本素子ＡＮＤ、図６（ｃ
）は素子名Ｇ１１の基本素子（ＯＲ）を示している。図
６（ｄ）は回路変更後の回路変更指定データの例である
。図７は使用する基本素子の一部を変更したい場合の論
理シミュレーション用回路データ変更処理を示す図であ
る。まず、関数テーブルより変更する素子名を検索し、
その素子名を変更する。更に変更する基本素子名を基本
素子テーブルより検索し、信号名テーブルの基本素子テ
ーブルのインデックスを変更する。
【００１３】図８はＧ１（ＡＮＤ）をＧ１１（ＯＲ）に
変更した場合の論理シミュレーション用回路データの変
更部分を示している。変更する場合、まず基本素子テー
ブルにＯＲが追加される。そして基本素子テーブル中の
ＡＮＤからＧ１に接続していたポインタは消され追加し
たＯＲからＧ１１に接続する。従って単なるポインタの
付替えにより回路の変更が行える。
変更した場合の論理シミュレーション用回路データの変
更部分を示している。変更する場合、まず基本素子テー
ブルにＯＲが追加される。そして基本素子テーブル中の
ＡＮＤからＧ１に接続していたポインタは消され追加し
たＯＲからＧ１１に接続する。従って単なるポインタの
付替えにより回路の変更が行える。
【００１４】図９は、指定した基本素子を変更する場合
の論理シミュレーション用回路データの変更処理を示し
ている。まず、回路変更指定データを読み込み、基本素
子テーブルから変更する基本素子名を検索する。次に、
変更する基本素子名に変更する。図１０は基本素子（Ａ
ＮＤ）を基本素子（ＯＲ）に変更する場合の論理シミュ
レーション用回路データの変更部分を示している。
の論理シミュレーション用回路データの変更処理を示し
ている。まず、回路変更指定データを読み込み、基本素
子テーブルから変更する基本素子名を検索する。次に、
変更する基本素子名に変更する。図１０は基本素子（Ａ
ＮＤ）を基本素子（ＯＲ）に変更する場合の論理シミュ
レーション用回路データの変更部分を示している。
【００１５】図１１は、指定したマクロ名のマクロ素子
を変更した場合の論理シミュレーション用データの変更
処理の例を示す。図１１（ａ）ではマクロ素子（Ｍ１）
をマクロ素子（Ｍ１１）に変更した回路の図面イメージ
を示している。図１１（ｂ）はＭ１、Ｍ１１の接続記述
例、図１２はマクロ素子変更時の論理シミュレーション
用回路データの変更処理を示している。まず、図１３で
示すＭ１１の回路シミュレーション用データを作成する
。次に、回路変更指定データを読み取り、マクロ名テー
ブルを検索しマクロ名を変更する。マクロ素子テーブル
から指すポートテーブルをＭ１からＭ１１に変更する。 最後に、マクロ素子接続データをつなぎ変える。図１３
はＭ１をＭ１１に変更した場合の論理シミュレーション
用回路データ変更例を示している。
を変更した場合の論理シミュレーション用データの変更
処理の例を示す。図１１（ａ）ではマクロ素子（Ｍ１）
をマクロ素子（Ｍ１１）に変更した回路の図面イメージ
を示している。図１１（ｂ）はＭ１、Ｍ１１の接続記述
例、図１２はマクロ素子変更時の論理シミュレーション
用回路データの変更処理を示している。まず、図１３で
示すＭ１１の回路シミュレーション用データを作成する
。次に、回路変更指定データを読み取り、マクロ名テー
ブルを検索しマクロ名を変更する。マクロ素子テーブル
から指すポートテーブルをＭ１からＭ１１に変更する。 最後に、マクロ素子接続データをつなぎ変える。図１３
はＭ１をＭ１１に変更した場合の論理シミュレーション
用回路データ変更例を示している。
【００１６】図１４，図１５，図１６は、指定したマク
ロ素子を変更した場合の論理シミュレーション用回路デ
ータの変更処理の例を示す。図１４（ａ）は同一マクロ
素子を含んだ回路例、図１４（ｂ）は回路変更指定デー
タ、図１５は変更処理を示す。まず、マクロ素子（ＭＡ
Ｃ２）の論理シミュレーション用データ構造を生成する
。次に、回路変更指定データを読みマクロ素子テーブル
の名前をＭＡＣからＭＡＣ２に変更する。更にマクロ名
テーブルが指しているポートテーブルへのポインタを作
成したＭＡＣ２のポートテーブルに付け変える。この処
理はマクロ素子テーブルにあるＭＡＣが指していた全て
のポートについて行われる。最後にマクロ素子接続テー
ブルを変更する。図１６は論理シミュレーション用回路
データの変更部分を示している。
ロ素子を変更した場合の論理シミュレーション用回路デ
ータの変更処理の例を示す。図１４（ａ）は同一マクロ
素子を含んだ回路例、図１４（ｂ）は回路変更指定デー
タ、図１５は変更処理を示す。まず、マクロ素子（ＭＡ
Ｃ２）の論理シミュレーション用データ構造を生成する
。次に、回路変更指定データを読みマクロ素子テーブル
の名前をＭＡＣからＭＡＣ２に変更する。更にマクロ名
テーブルが指しているポートテーブルへのポインタを作
成したＭＡＣ２のポートテーブルに付け変える。この処
理はマクロ素子テーブルにあるＭＡＣが指していた全て
のポートについて行われる。最後にマクロ素子接続テー
ブルを変更する。図１６は論理シミュレーション用回路
データの変更部分を示している。
【００１７】
【発明の効果】本発明により、回路の一部に設計変更が
あった場合、回路変更のない部分の論理シミュレーショ
ン用回路データを利用すること、回路全体をまとめる処
理については変更部分に関係する部分のデータを変更す
ることでシミュレーション用データを生成できる様にな
った。
あった場合、回路変更のない部分の論理シミュレーショ
ン用回路データを利用すること、回路全体をまとめる処
理については変更部分に関係する部分のデータを変更す
ることでシミュレーション用データを生成できる様にな
った。
【図１】本発明のシステム構成を示すブロック図である
。
。
【図２】本発明の一実施例における回路データ例の図面
イメージを示す図である。
イメージを示す図である。
【図３】回路データの例を示す図である。
【図４】論理シミュレーション用回路データ構造を示す
図である。 （ａ）はポートテーブルを示す図である。 （ｂ）はマクロ接続テーブルを示す図である。 （ｃ）は信号線データを示す図である。 （ｄ）は関数データを示す図である。 （ｅ）は関数テーブルを示す図である。 （ｆ）は基本素子テーブルを示す図である。 （ｇ）はマクロ名テーブルを示す図である。 （ｈ）はマクロ素子テーブルを示す図である。
図である。 （ａ）はポートテーブルを示す図である。 （ｂ）はマクロ接続テーブルを示す図である。 （ｃ）は信号線データを示す図である。 （ｄ）は関数データを示す図である。 （ｅ）は関数テーブルを示す図である。 （ｆ）は基本素子テーブルを示す図である。 （ｇ）はマクロ名テーブルを示す図である。 （ｈ）はマクロ素子テーブルを示す図である。
【図５】論理シミュレーション用回路データの例を示す
図である。
図である。
【図６】指定した素子名の基本素子を変更した場合に論
理シミュレーション用回路データを変更する処理の例を
示す図である。 （ａ）は回路（ＣＩＲＣＵＩＴ）で使用している素子名
Ｇ１（ＡＮＤ）を素子名Ｇ１１（ＯＲ）に変更した場合
の回路図面イメージを示す図である。 （ｂ）は素子名Ｇ１の基本素子ＡＮＤを示す図である。 （ｃ）は素子名Ｇ１１の基本素子（ＯＲ）を示す図であ
る。 （ｄ）は回路変更後の回路変更指定データの例を示す図
である。
理シミュレーション用回路データを変更する処理の例を
示す図である。 （ａ）は回路（ＣＩＲＣＵＩＴ）で使用している素子名
Ｇ１（ＡＮＤ）を素子名Ｇ１１（ＯＲ）に変更した場合
の回路図面イメージを示す図である。 （ｂ）は素子名Ｇ１の基本素子ＡＮＤを示す図である。 （ｃ）は素子名Ｇ１１の基本素子（ＯＲ）を示す図であ
る。 （ｄ）は回路変更後の回路変更指定データの例を示す図
である。
【図７】使用する基本素子の一部を変更したい場合の論
理シミュレーション用回路データ変更処理を示す図であ
る。
理シミュレーション用回路データ変更処理を示す図であ
る。
【図８】Ｇ１（ＡＮＤ）をＧ１１（ＯＲ）に変更した場
合の論理シミュレーション用回路データの変更部分を示
す図である。
合の論理シミュレーション用回路データの変更部分を示
す図である。
【図９】指定した基本素子を変更する場合の論理シミュ
レーション用回路データの変更処理を示す図である。
レーション用回路データの変更処理を示す図である。
【図１０】基本素子（ＡＮＤ）を基本素子（ＯＲ）に変
更する場合の論理シミュレーション用回路データの変更
部分を示す図である。
更する場合の論理シミュレーション用回路データの変更
部分を示す図である。
【図１１】指定したマクロ名のマクロ素子を変更した場
合の論理シミュレーション用データの変更処理の例を示
す図である。 （ａ）はマクロ素子（Ｍ１）をマクロ素子（Ｍ１１）に
変更した回路の図面イメージを示す図である。 （ｂ）はＭ１、Ｍ１１の接続記述例を示す図である。
合の論理シミュレーション用データの変更処理の例を示
す図である。 （ａ）はマクロ素子（Ｍ１）をマクロ素子（Ｍ１１）に
変更した回路の図面イメージを示す図である。 （ｂ）はＭ１、Ｍ１１の接続記述例を示す図である。
【図１２】マクロ素子変更時の論理シミュレーション用
回路データの変更処理を示す図である。
回路データの変更処理を示す図である。
【図１３】Ｍ１をＭ１１に変更した場合の論理シミュレ
ーション用回路データ変更例を示す図である。
ーション用回路データ変更例を示す図である。
【図１４】指定したマクロ素子を変更した場合の論理シ
ミュレーション用回路データの変更処理の例を示す図で
ある。 （ａ）は同一マクロ素子を含んだ回路例を示す図である
。 （ｂ）は回路変更指定データを示す図である。
ミュレーション用回路データの変更処理の例を示す図で
ある。 （ａ）は同一マクロ素子を含んだ回路例を示す図である
。 （ｂ）は回路変更指定データを示す図である。
【図１５】指定したマクロ素子を変更した場合の論理シ
ミュレーション用回路データの変更処理を示す図である
。
ミュレーション用回路データの変更処理を示す図である
。
【図１６】論理シミュレーション用回路データの変更部
分を示す図である。
分を示す図である。
１ ＣＰＵ
２ メモリ
３ キーボード
４ ディスプレイ装置
１１ 回路データ
１２ 回路変更指定データ
１３ 論理シミュレーション用回路データ２１
基本素子（ＡＮＤ） ２２ 基本素子（ＢＵＦ） ２３ マクロ素子（ＭＡＣ） ２４ 回路の図面イメージ（ＣＩＲＣＵＩＴ）２
５ 回路の図面イメージ（ＭＡＣ）３１
回路接続記述（ＣＩＲＣＵＩＴ）３２ 回路接続
記述（ＭＡＣ） ３３ 使用回路定義部分 ３４ 回路接続定義部分 ４１ ポートデータ ４２ マクロ素子接続データ ４３ 信号線データ ４４ 関数データへのポインタデータ４５
関数データ ４６ 基本素子テーブル ４７ マクロ名テーブル ４８ マクロ素子テーブル
基本素子（ＡＮＤ） ２２ 基本素子（ＢＵＦ） ２３ マクロ素子（ＭＡＣ） ２４ 回路の図面イメージ（ＣＩＲＣＵＩＴ）２
５ 回路の図面イメージ（ＭＡＣ）３１
回路接続記述（ＣＩＲＣＵＩＴ）３２ 回路接続
記述（ＭＡＣ） ３３ 使用回路定義部分 ３４ 回路接続定義部分 ４１ ポートデータ ４２ マクロ素子接続データ ４３ 信号線データ ４４ 関数データへのポインタデータ４５
関数データ ４６ 基本素子テーブル ４７ マクロ名テーブル ４８ マクロ素子テーブル
Claims (1)
- 【請求項１】 ディスプレー、キーボード、メモリを
ＣＰＵに接続し、前記キーボードから起動を指定するこ
とにより前記メモリに格納されている回路接続を記述し
た回路データを読み込み、論理シミュレーション用回路
データを生成する回路データ解析・生成手段と、回路デ
ータの一部に変更があった場合、変更した部分の回路情
報を指定することで、変更前の論理シミュレーション用
回路データを利用し、回路変更分に関する箇所のみを変
更する論理シミュレーション用回路データ再生手段とを
含む論理回路データ格納システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076674A JPH04311268A (ja) | 1991-04-10 | 1991-04-10 | 論理回路データ格納システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076674A JPH04311268A (ja) | 1991-04-10 | 1991-04-10 | 論理回路データ格納システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04311268A true JPH04311268A (ja) | 1992-11-04 |
Family
ID=13611976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3076674A Pending JPH04311268A (ja) | 1991-04-10 | 1991-04-10 | 論理回路データ格納システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04311268A (ja) |
-
1991
- 1991-04-10 JP JP3076674A patent/JPH04311268A/ja active Pending
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