JPH0431133B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 １サイクルに１命令ずつ入力可能なパイプライ
ン制御の情報処理装置において、オペランド用バ
ツフアメモリと命令用バツフアメモリとを別々に
設け、それぞれ独立にパイプライン制御されるよ
うにして、オペランドと命令の読出し競合をなく
す。

〔産業上の利用分野〕

本発明は、パイプライン制御の情報処理装置に
関するものであり、特にオペランドおよび命令の
読出しのためのパイプライン制御方法に関する。

〔従来の技術〕

パイプライン制御は、１つの命令の処理を複数
のステージ（ステツプ）に分け、複数の命令を所
定のサイクルずつずらせて入力し、各ステージで
重複しないように並行処理することにより、１命
令当たりの平均処理時間を短縮するものである。

一般に命令の処理は、命令の読出し、命令の解
読、オペランドの読出し、命令の実行に大きく分
けることができ、これらはさらにいくつかの細か
いステージに分割される。

このようなパイプライン制御を用いた情報処理
装置では、パイプライン中にできるだけ多くの命
令を空白なしに詰め込み、待ちをできるだけ少な
くすることが重要である。

従来、パイプライン制御には、２サイクルごと
に１命令ずつ入力するサイクルパイプライン方式
が多く用いられている。この２サイクルパイプラ
イン方式の場合、オペランドあるいは命令の高速
読出しのためのバツフアメモリのアクセスに２サ
イクルがあてられており、ブランチ命令や並行処
理される命令間でのオペランドの読出しと命令の
読出しとの競合が避けられるように工夫されてい
る。

これに対して、最近高速化に対する要求から１
サイクルごとに１命令ずつ入力する１サイクルパ
イプライン方式の装置が現れている。この１サイ
クルパイプライン方式の場合はオペランド読出し
と命令読出しのバツフアクセスが競合すると、待
ちを生じる可能性がある。

〔発明が解決しようとする問題点〕

従来の１サイクルパイプライン方式では、オペ
ランドや命令読出しのためのバツアメモリアクセ
スで待ちが生じた場合、パイプラインは完全にイ
ンターロツク状態となり、その待ち時間は命令の
実行時間に加算されるため、パイプラインの性能
を低下させるという問題があつた。

〔問題点を解決するための手段〕

本発明は、１サイクルパイプライン方式におい
て、オペランド用バツフアメモリと命令用バツフ
アメモリとを別個に設け、それぞれのアクセスを
独立したパイプラインで制御できるように構成す
ることにより、オペランドと命令のバツフアメモ
リアクセスの競合による待ちの発生を防止するも
のである。なおこのため、バツフアメモリとも
に、アドレス計算用加算器およびアドレス変換バ
ツフアも、オペランド用と命令読出し用とに別個
に設けられる。

第１図は、本発明の原理的構成を示す図であ
る。図において、１は汎用レジスタGR、２はベ
ースレジスタBR、３はインデクスレジスタXR、
４はデイスプレイスメントレジスタDR、５はオ
ペランドアドレス用加算器、６はオペランド実効
アドレスレジスタOEAR、７はオペランド用バ
ツフアメモリ部Ｏ−LBS、８はオペランドワー
ドOWR、９は命令アドレスレジスタIARA、１
０は命令アドレスレジスタIARB、１１はインク
リメントレジスタPFO、１２は命令読出しアド
レス用加算器、１３はセレクタ、１４は命令実効
アドレスレジスタIEAR、１５は命令用バツフア
メモリ部Ｉ−LBS、１６は命令バツフア、１７
は命令ワードレジスタIWRを表す。

ここで、図の上段および下段は、それぞれ独立
したパイプラインを構成し、またオペランド用バ
ツフアメモリ部Ｏ−LBS７および命令用バツフ
アメモリ部Ｉ−LBS１５は、それぞれバツフア
メモリとともに、アドレス変換バツフアとTLB
（テーブル・ルツクアサイド・バツフア）および
TAG（タグ部）とを含んでいる。

実行すべき命令は、命令バツフア１６から取り
出され、命令デコードサイクルＤで解読されて、
一部は汎用レジスタGRIを経て、オペランドアド
レスのベース、インデクス、デイスプレイスメン
トの各値が、それぞれBR２、XR３、DR４に設
定される。

オペランド用加算器５は、アドレス計算サイク
ルＡで、BR２、XR３、DR４の各値を加算し
て、オペランドアクセスの場合、オペランド実効
アドレスを生成し、OEAR６に格納し、またブ
ランチ命令のブランチ先ターゲツト命令の読出し
アクセスの場合には、命令実効アドレスを生成
し、セレクタ１３を介してIEAR１４に格納す
る。

オペランドアクセスの場合、次のアドレス変換
サイクルＴで、オペランド用バツフアメモリ部Ｏ
−LBS７において、オペランド実効アドレスは、
アドレス変換バツフアを介してTLBで仮想記憶
のための論理アドレスから実アドレスへの変換が
行われる。

さらに次のバツフアサイクルＢで、バツフアメ
モリをアクセスするためのTAG参照が行われ、
ヒツトした場合に、バツフアメモリから読出され
たオペランドが、OWR８に格納される。

OWR８のオペランドは、次の実行サイクルＥ
で、演算回路へ転送され、処理される。

また命令読出しアクセスの場合には、IEAR１
４に設定された命令実効アドレスについて命令用
バツフアメモリ部Ｉ−LBS１５において、Ｔサ
イクル，Ｂサイクルで、それぞれ同様なアドレス
変換およびバツフアメモリアクセスが行われ、読
出された命令は、IWR１７を介して、命令バツ
フア１６に格納される。

命令実効アドレスは、セレクタ１３の出口か
ら、IARA９およびIAR１０のいずれか一方にも
格納され、命令読出しアドレス用加算器１２によ
りPFO１１のインクリメント値（命令幅でたと
えば８バイト）を加算されることにより、次の順
位の命令実効アドレスが生成される。

〔作用〕

本発明によれば、たとえばブランチ命令の実行
時にオペランドアドレス用の加算器を用いてブラ
ンチ先アドレスを計算し、そのアドレスを命令読
出しアドレスとする事で、ブランチ命令のブラン
チ先の命令の読出しに関する制御をオペランドパ
イプラインから命令読出しパイプラインへ完全移
行させ、オペランドパイプラインを次の命令に対
して、開放することができる。

また逆に、オペランドパイプラインが、バツフ
アメモリにオペランドがないなどの別の原因でイ
ンターロツクされていても、命令読出しパイプラ
インに制御を移行することにより、ブランチ先の
命令の読出しを早く行うことが可能となる。

〔実施例〕

第２図、第３図、第４図は、それぞれ本発明に
よるパイプラインの命令実行制御シーケンス例を
示すフローである。

図示の例は、いずれもブランチ命令がブランチ
先のアドレスを計算し、そのターゲツトの命令を
読出す処理について示している。各図中、５はオ
ペランドアドレス用加算器、９は命令実効アドレ
スレジスタIARA、１２は命令読出しアドレス用
加算器、１５は命令用バツフアメモリ部Ｉ−
LBSである。またＤは命令デコード、Ａはアド
レス計算、Ｔはアドレス変換、Ｂはバツフアアク
セス、Ｅは実行、Ｗは書き込み、Ｉは命令のアド
レス生成の各サイクルを表している。

第２図の例では、オペランドパイプラインのオ
ペランドアドレス用加算器５が、Ａサイクルでブ
ランチ命令のブランチ先アドレスを計算し、命令
読出しパイプラインに実行を要求し、転送する。
命令読出しパイプラインは直ちに受付け、そのＴ
サイクル、Ｄサイクルで命令用バツフアメモリ部
Ｉ−LBS１５により、アドレス変換およびバツ
フアアクセスを行い、ブランチ先の命令を読出
す。読出されたブランチ先命令は無条件にオペラ
ンドパイプラインに投入されるが、先のブランチ
命令の実行においてブランチ条件が満足された場
合にだけ実行されるように制御される。

第３図は、第２図の場合と異なり、オペランド
パイプラインから命令読出しパイプラインへの要
求が直ちには受付けられないため、Ｉサイクルで
一旦IARA９にアドレスを格納しておいて、１サ
イクル後にアドレス変換およびバツフアアクセス
が実行される例である。

第４図は、オペランドパイプラインがブランチ
命令のＡサイクルでインターロツクしたが、命令
読出しパイプラインはインターロツクししないた
め、ブランチ先命令の先行読出しが実行され、イ
ンターロツク解除後に、ブランチ条件が満足され
ていれば、そのブランチ先命令が直ちに実行され
る例である。

〔発明の効果〕

本発明によれば、オペランドパイプラインと命
令読出しパイプラインとが分離され、それぞれ独
立に制御可能にされたことにより、オペランドア
クセスと、命令読出しアクセスとの完全な並行理
が実現でき、待ち時間の減少により、性能向上を
図ることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図、第３
図、第４図はそれぞれ本発明の実施例によるパイ
プラインの命令実行制御シーケンスのフロー図で
ある。 第１図中、５……オペランドアドレス用加算
器、７……オペランド用バツフアメモリ部Ｏ−
LBS、１２……命令読出しアドレス用加算器、
１５……命令用バツフアメモリ部。

Claims (1)

1. 【特許請求の範囲】 １ パイプライン制御の情報処理装置において、
   オペランド制御用のパイプラインと命令読出し制
   御用のパイプラインとを備え、 それぞれのパイプラインには、オペランド用の
   バツフアメモリ及びアドレス変換バツフアと、命
   令用のバツフアメモリ及びアドレス変換バツフア
   とを独立に設けるとともに、オペランドアドレス
   計算用の加算器５と命令読出しアドレス計算用の
   加算器１２とを独立に設け、 前記オペランドアドレス計算用の加算器５で計
   算されたアドレスと、前記命令読出しアドレス計
   算用の加算器１２で計算されたアドレスの一方を
   選択して命令読出し用のアドレスとして命令読出
   し制御用のパイプラインに与える選択手段を有
   し、 プランチ命令以外の通常の命令の時はオペラン
   ド制御用のパイプラインと命令読出し制御用のパ
   イプラインは独立に動作し、 前記オペランド制御用のパイプラインにブラン
   チ命令が投入された時は、ブランチ先命令アドレ
   スの計算は、オペランドアドレス計算用の加算器
   ５で、前記オペランド制御用のパイプラインのア
   ドレス計算のタイミング時に計算し、 前記オペランドアドレス計算用の加算器５で計
   算された前記ブランチ先命令アドレスは、前記加
   算器５による計算後、前記選択手段によつて命令
   読出し制御用のパイプラインに与えられ、以降の
   命令読出しに関する制御は命令読出し制御用のパ
   イプライン側に移行して行うことを特徴とするパ
   イプライン制御方法。 ２ 特許請求の範囲第１項において、 前記選択手段によつて命令読出し制御用のパイ
   プラインに与えられたブランチ先アドレスは、前
   記命令用のアドレス変換バツフアでアドレス変換
   された後に命令読出し用のバツフアメモリからブ
   ランチ先命令を読出すものであつて、 前記オペランド制御用のパイプラインのアドレ
   ス計算用の加算器５でアドレス計算のタイミング
   時に計算されたブランチ先アドレスは、前記アド
   レス計算のタイミング時に前記選択手段によつて
   命令読出し制御用のパイプラインに渡されて命令
   読出しアクセスが要求され、前記命令読出し制御
   用のパイプラインが当該要求を直ちに受付られな
   い場合は、前記ブランチ先アドレスを命令読出し
   制御用のパイプラインに設けられた命令アドレス
   レジスタ９にいつたん保持し、前記命令読出し制
   御用のパイプラインに前記オペランド制御用のパ
   イプラインからブランチ先アドレスを渡したタイ
   ミングの後のタイミングで、前記命令読出し制御
   用のパイプラインに設けられた命令アドレスレジ
   スタ９に保持されたブランチ先アドレスを当該命
   令読出し制御用のパイプラインのアドレス変換バ
   ツフアに送つてアドレス変換し前記命令読出し用
   のバツフアメモリからブランチ先命令を読み出す
   ことを特徴とするパイプライン制御方法。