JPH0431189B2 - - Google Patents
Info
- Publication number
- JPH0431189B2 JPH0431189B2 JP61002214A JP221486A JPH0431189B2 JP H0431189 B2 JPH0431189 B2 JP H0431189B2 JP 61002214 A JP61002214 A JP 61002214A JP 221486 A JP221486 A JP 221486A JP H0431189 B2 JPH0431189 B2 JP H0431189B2
- Authority
- JP
- Japan
- Prior art keywords
- vertical transistor
- region
- layer
- collector
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は余り耐圧を必要とせず低消費電力で
高速動作をするI2L（Integrated In−jection
Logic）と高耐圧を必要とする通常のバイポーラ
トランジスタとを集積してなる半導体装置の製造
方法に関する。
高速動作をするI2L（Integrated In−jection
Logic）と高耐圧を必要とする通常のバイポーラ
トランジスタとを集積してなる半導体装置の製造
方法に関する。
I2Lは、信号出力端領域となるコレクタ領域を
半導体基板表面に設ける逆構造のバーテイカルト
ランジスタと、コレクタ領域、ベース領域をそれ
ぞれ上記バーテイカルトランジスタのベース領
域、エミツタ領域と共有するこれと相補型のラテ
ラルトランジスタとから構成される。I2Lは素子
間分離を必要としない点で高密度化が可能で、か
つ低消費電力動作をする論理素子として注目され
ている。
半導体基板表面に設ける逆構造のバーテイカルト
ランジスタと、コレクタ領域、ベース領域をそれ
ぞれ上記バーテイカルトランジスタのベース領
域、エミツタ領域と共有するこれと相補型のラテ
ラルトランジスタとから構成される。I2Lは素子
間分離を必要としない点で高密度化が可能で、か
つ低消費電力動作をする論理素子として注目され
ている。
また、I2Lは通常のバイポーラトランジスタと
共に同一半導体基板上に容易に集積することがで
きるという利点も有する。
共に同一半導体基板上に容易に集積することがで
きるという利点も有する。
ところで、I2Lと通常のバイポーラトランジス
タとを同一基板上に同一製造工程で集積する場
合、I2L部の逆構造バーテイカルトランジスタの
電流増幅率を大きくしてI2Lの高速性を保とうと
すると、バイポーラトランジスタの耐圧が非常に
小さいものとなり、逆にバイポーラトランジスタ
の耐圧を大きくしようとするとI2Lの高速性が損
われる、という問題がある。この問題を解決する
手段として従来より既にいくつか提案されている
が、未だ十分なものはないのが現状である。
タとを同一基板上に同一製造工程で集積する場
合、I2L部の逆構造バーテイカルトランジスタの
電流増幅率を大きくしてI2Lの高速性を保とうと
すると、バイポーラトランジスタの耐圧が非常に
小さいものとなり、逆にバイポーラトランジスタ
の耐圧を大きくしようとするとI2Lの高速性が損
われる、という問題がある。この問題を解決する
手段として従来より既にいくつか提案されている
が、未だ十分なものはないのが現状である。
この発明は上記した点に鑑みてなされたもの
で、I2Lと通常のバイポーラトランジスタとをそ
れぞれの特性を損うことなく集積可能な半導体装
置の製造方法を提供するものである。
で、I2Lと通常のバイポーラトランジスタとをそ
れぞれの特性を損うことなく集積可能な半導体装
置の製造方法を提供するものである。
即ち、この発明は逆構造の第１のバーテイカル
トランジスタを有するI2Lと通常のバイポーラト
ランジスタである第２のバーテイカルトランジス
タとを集積してなる半導体装置において、第１の
バーテイカルトランジスタのベース領域のうち少
くともコレクタ領域直下を低濃度層として深く形
成し、コレクタ領域を取り囲む部分および第２の
バーテイカルトランジスタのベース領域を比較的
濃度として浅く形成し、且つ前記第１のバーテイ
カルトランジスタのコレクタ領域と第２のバーテ
イカルトランジスタのエミツタ領域とを同時に形
成し、製造工程を簡略化すると共に高速動作，高
耐圧化を可能としたことを特徴としている。
トランジスタを有するI2Lと通常のバイポーラト
ランジスタである第２のバーテイカルトランジス
タとを集積してなる半導体装置において、第１の
バーテイカルトランジスタのベース領域のうち少
くともコレクタ領域直下を低濃度層として深く形
成し、コレクタ領域を取り囲む部分および第２の
バーテイカルトランジスタのベース領域を比較的
濃度として浅く形成し、且つ前記第１のバーテイ
カルトランジスタのコレクタ領域と第２のバーテ
イカルトランジスタのエミツタ領域とを同時に形
成し、製造工程を簡略化すると共に高速動作，高
耐圧化を可能としたことを特徴としている。
以下図面を参照してこの発明の実施例を説明す
る。第１図ａ〜ｅは一実施例の製造工程を示すも
ので、論理素子として逆構造のnpnバーテイカル
トランジスタ（第１のバーテイカルトランジス
タ）とpnpラテラルトランジスタを有するI2Lを、
また第２のバーテイカルトランジスタとして通常
のnpnバイポーラトランジスタを集積した例であ
る。これを製造工程に従つて説明すると、p-−Si
基板１のI2L部およびバイポーラトランジスタ部
にn+層21，２2を拡散形成した後、全面にｎ層を
エピタキシヤル成長させるａ。次にこの基板表面
を全面酸化し、所定の拡大窓を開けて、素子分離
用のp+層４、I2L部の接地端となるn+層５、バイ
ポーラトランジスタ部のコレクタ取り出し用の
n+層６を拡散形成し、更にI2L部のコレクタ領域
直下の活性ベース領域にイオン注入を行つてp-
層７1，７2を形成しておくｂ。次いで、高温の熱
工程を所定時間加えることで、p+層４はp-−Si
基板１に達するように、n+層５，６はそれぞれ
n+層２1，２2に達するように、かつp-層７1，７2
はシート抵抗3000〜5000Ω／□、拡散深さ３〜
3.5μｍ程度の低濃度層になるようにするｃ。この
とき、n+層２1，２2もｎ層３内に浮き上つてp-層
７1，７2がn+層２1に接するようにする。続いて、
I2L部のインジエクタ用Pnpラテラルトランジス
タのエミツタ領域となるｐ層８、ラテラルトラン
ジスタのコレクタ領域、即ちインバータ用逆構造
npnバーテイカルトランジスタのコレクタ領域を
取り囲むベース領域部となるｐ層９およびバイポ
ーラトランジスタのベース領域となるｐ層１０
を、例えばボロンのイオン注入と拡散を用いてシ
ート抵抗80〜180Ω／□、拡散深さ約2μｍとなる
ように比較的高濃度同時に形成するｄ。その後、
I2L部の出力端領域、即ち逆構造バーテイカルト
ランジスタのコレクタ領域となるn+層１１1，１
１2およびバイポーラトランジスタのエミツタ領
域となる。n+層１２を同時拡散により深さ1.3〜
2.0μｍ程度に形成し、最後にAlの蒸着、パターニ
ングにより、I2L部の信号入力端電極IN、信号出
力端電極OUT1，OUT2、接地電極GND、外部電
源印加電極＋VEEおよびバイポーラトランジスタ
のエミツタ電極Ｅ、ベース電極Ｂ、コレクタ電極
Ｃをそれぞれ形成するｅ。なお、n+層１１1，１
１2とn+層１２を同時に拡散したにもかかわらず、
それぞれのベース領域濃度の違いにより拡散深さ
が異なり、例えば前者が約1.7μｍのとき後者が約
1.4μｍとなる。
る。第１図ａ〜ｅは一実施例の製造工程を示すも
ので、論理素子として逆構造のnpnバーテイカル
トランジスタ（第１のバーテイカルトランジス
タ）とpnpラテラルトランジスタを有するI2Lを、
また第２のバーテイカルトランジスタとして通常
のnpnバイポーラトランジスタを集積した例であ
る。これを製造工程に従つて説明すると、p-−Si
基板１のI2L部およびバイポーラトランジスタ部
にn+層21，２2を拡散形成した後、全面にｎ層を
エピタキシヤル成長させるａ。次にこの基板表面
を全面酸化し、所定の拡大窓を開けて、素子分離
用のp+層４、I2L部の接地端となるn+層５、バイ
ポーラトランジスタ部のコレクタ取り出し用の
n+層６を拡散形成し、更にI2L部のコレクタ領域
直下の活性ベース領域にイオン注入を行つてp-
層７1，７2を形成しておくｂ。次いで、高温の熱
工程を所定時間加えることで、p+層４はp-−Si
基板１に達するように、n+層５，６はそれぞれ
n+層２1，２2に達するように、かつp-層７1，７2
はシート抵抗3000〜5000Ω／□、拡散深さ３〜
3.5μｍ程度の低濃度層になるようにするｃ。この
とき、n+層２1，２2もｎ層３内に浮き上つてp-層
７1，７2がn+層２1に接するようにする。続いて、
I2L部のインジエクタ用Pnpラテラルトランジス
タのエミツタ領域となるｐ層８、ラテラルトラン
ジスタのコレクタ領域、即ちインバータ用逆構造
npnバーテイカルトランジスタのコレクタ領域を
取り囲むベース領域部となるｐ層９およびバイポ
ーラトランジスタのベース領域となるｐ層１０
を、例えばボロンのイオン注入と拡散を用いてシ
ート抵抗80〜180Ω／□、拡散深さ約2μｍとなる
ように比較的高濃度同時に形成するｄ。その後、
I2L部の出力端領域、即ち逆構造バーテイカルト
ランジスタのコレクタ領域となるn+層１１1，１
１2およびバイポーラトランジスタのエミツタ領
域となる。n+層１２を同時拡散により深さ1.3〜
2.0μｍ程度に形成し、最後にAlの蒸着、パターニ
ングにより、I2L部の信号入力端電極IN、信号出
力端電極OUT1，OUT2、接地電極GND、外部電
源印加電極＋VEEおよびバイポーラトランジスタ
のエミツタ電極Ｅ、ベース電極Ｂ、コレクタ電極
Ｃをそれぞれ形成するｅ。なお、n+層１１1，１
１2とn+層１２を同時に拡散したにもかかわらず、
それぞれのベース領域濃度の違いにより拡散深さ
が異なり、例えば前者が約1.7μｍのとき後者が約
1.4μｍとなる。
このようにして得られた装置では、I2L部のイ
ンバータ用逆構造npnバーテイカルトランジスタ
は、コレクタ直下の活性ベース領域を低濃度層と
したことにより、ベース幅が１〜2μｍあつても
電流増幅率は十分大きく取れ、かつこの活性ベー
ス領域の低濃度層をn+層２1に接するように深く
したことおよび活性ベース領域を取りまくように
比較的高濃度の外部ベース領域を設けたことによ
り高速動作が可能となり、また、１個のI2Lゲー
トで多くのフアンアウトをとることが可能とな
る。また、バイポーラトランジスタ部をみると、
このnpnバーテイカルトランジスタのベース領域
はn+層２2まで１〜1.5μｍのｎ層３を残している
ため、コレクタ・エミツタ間の高耐圧が確保され
る。更に、I2L部とバイポーラトランジスタ部の
ベース濃度の違いにより、I2L部のコレクタ領域
拡散よりバイポーラトランジスタ部のエミツタ領
域拡散の方が浅くなることは、バイポーラトラン
ジスタ部のベース領域拡散をより浅くできること
を意味しており、バイポーラトランジスタの耐圧
を一層高くする上で有利である。
ンバータ用逆構造npnバーテイカルトランジスタ
は、コレクタ直下の活性ベース領域を低濃度層と
したことにより、ベース幅が１〜2μｍあつても
電流増幅率は十分大きく取れ、かつこの活性ベー
ス領域の低濃度層をn+層２1に接するように深く
したことおよび活性ベース領域を取りまくように
比較的高濃度の外部ベース領域を設けたことによ
り高速動作が可能となり、また、１個のI2Lゲー
トで多くのフアンアウトをとることが可能とな
る。また、バイポーラトランジスタ部をみると、
このnpnバーテイカルトランジスタのベース領域
はn+層２2まで１〜1.5μｍのｎ層３を残している
ため、コレクタ・エミツタ間の高耐圧が確保され
る。更に、I2L部とバイポーラトランジスタ部の
ベース濃度の違いにより、I2L部のコレクタ領域
拡散よりバイポーラトランジスタ部のエミツタ領
域拡散の方が浅くなることは、バイポーラトラン
ジスタ部のベース領域拡散をより浅くできること
を意味しており、バイポーラトランジスタの耐圧
を一層高くする上で有利である。
第２図はこの発明の別の実施例を第１図ｅに対
応させて示したものである。第１図ｅと相対応す
る部分には同一符号を付して詳細な説明を省く。
この実施例はI2L部の低濃度ベース領域であるp-
層７′をコレクタ直下のみでなく、ベース領域全
体に拡散形成し、その拡散端はn+層２1に接する
ようにすると共に、p-層７′の上から再度比較適
高濃度でコレクタ領域をとり囲むｐ層９をバイポ
ーラトランジスタ部のベース領域となるｐ層１０
と同時にp-層７′より浅く拡散形成したものであ
る。この実施例では、先の実施例と比較して、
I2L部の高濃度ベース領域であるｐ層９の下にｎ
層３を残すことがなくなるため、I2L部のエミツ
タ領域でのキヤリア蓄積が減少し、I2Lをより高
速で動作させることができる。
応させて示したものである。第１図ｅと相対応す
る部分には同一符号を付して詳細な説明を省く。
この実施例はI2L部の低濃度ベース領域であるp-
層７′をコレクタ直下のみでなく、ベース領域全
体に拡散形成し、その拡散端はn+層２1に接する
ようにすると共に、p-層７′の上から再度比較適
高濃度でコレクタ領域をとり囲むｐ層９をバイポ
ーラトランジスタ部のベース領域となるｐ層１０
と同時にp-層７′より浅く拡散形成したものであ
る。この実施例では、先の実施例と比較して、
I2L部の高濃度ベース領域であるｐ層９の下にｎ
層３を残すことがなくなるため、I2L部のエミツ
タ領域でのキヤリア蓄積が減少し、I2Lをより高
速で動作させることができる。
以上詳細に説明したように、この発明によれ
ば、高速動作が可能で十分なフアンアウトをとれ
る論理素子I2Lと高耐圧を要するバイポーラトラ
ンジスタとをそれぞれの特性を損うことなく集積
した各種論理回路構成に有用な半導体装置の製造
方法を提供することができる。
ば、高速動作が可能で十分なフアンアウトをとれ
る論理素子I2Lと高耐圧を要するバイポーラトラ
ンジスタとをそれぞれの特性を損うことなく集積
した各種論理回路構成に有用な半導体装置の製造
方法を提供することができる。
第１図ａ〜ｅはこの発明の一実施例の製造工程
を示す図、第２図は別の実施例を第１図ｅに対応
させて示す図である。 １…p-−Si基、２1，２2…n+層、３…ｎ層、４…
p+層（素子分離用）、５…n+層（接地用）、６…
n+層（コレクタ取出し用）、７1，７2，７′…p-層
（低濃度ベース領域）、８…ｐ層（インジエクタの
エミツタ領域）、９…ｐ層（高濃度ベース領域）、
１０…（高濃度ベース領域）、１１1，１１2…n+
層（コレクタ領域）、１２…n+層（エミツタ領
域）。
を示す図、第２図は別の実施例を第１図ｅに対応
させて示す図である。 １…p-−Si基、２1，２2…n+層、３…ｎ層、４…
p+層（素子分離用）、５…n+層（接地用）、６…
n+層（コレクタ取出し用）、７1，７2，７′…p-層
（低濃度ベース領域）、８…ｐ層（インジエクタの
エミツタ領域）、９…ｐ層（高濃度ベース領域）、
１０…（高濃度ベース領域）、１１1，１１2…n+
層（コレクタ領域）、１２…n+層（エミツタ領
域）。
Claims (1)
- １ 信号出力端領域となるコレクタ領域を半導体
基板表面に設ける逆構造の第１のバーテイカルト
ランジスタと、コレクタおよびベース領域をそれ
ぞれ前記第１のバーテイカルトランジスタのベー
スおよびエミツタ領域と共有する第１のバーテイ
カルトランジスタと相補型のトランジスタとから
なる論理素子を、エミツタ領域を半導体基板表面
に設ける第２のバーテイカルトランジスタと共に
同一半導体基板に集積してなる半導体装置を製造
するに際し、第１導電型基体上に夫々前記第１の
バーテイカルトランジスタのエミツタ、第２のバ
ーテイカルトランジスタのコレクタとなる第２導
電型の埋込み層を介して第２導電型の低濃度層を
設けて半導体基板を形成する工程と、前記第１の
バーテイカルトランジスタの少なくともコレクタ
領域位置に第１導電型の低濃度層を深く形成して
前記埋込み層に達する活性ベース領域を形成する
工程と、第１導電型の高濃度層を浅く選択形成し
て前記第１のバーテイカルトランジスタのコレク
タ領域を囲む外部ベース領域および前記第２のバ
ーテイカルトランジスタのベース領域を形成する
工程と、前記第１のバーテイカルトランジスタの
第２導電型のコレクタ領域と前記第２のバーテイ
カルトランジスタの第２導電型のエミツタ領域を
同時に形成する工程とを備えたことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002214A JPS61263150A (ja) | 1986-01-10 | 1986-01-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002214A JPS61263150A (ja) | 1986-01-10 | 1986-01-10 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3669777A Division JPS53121587A (en) | 1977-03-31 | 1977-03-31 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263150A JPS61263150A (ja) | 1986-11-21 |
| JPH0431189B2 true JPH0431189B2 (ja) | 1992-05-25 |
Family
ID=11523100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002214A Granted JPS61263150A (ja) | 1986-01-10 | 1986-01-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263150A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06105762B2 (ja) * | 1989-04-20 | 1994-12-21 | 三洋電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199775A (en) * | 1974-09-03 | 1980-04-22 | Bell Telephone Laboratories, Incorporated | Integrated circuit and method for fabrication thereof |
| JPS52104083A (en) * | 1976-02-27 | 1977-09-01 | Toshiba Corp | Semiconductor unit |
| US4137109A (en) * | 1976-04-12 | 1979-01-30 | Texas Instruments Incorporated | Selective diffusion and etching method for isolation of integrated logic circuit |
-
1986
- 1986-01-10 JP JP61002214A patent/JPS61263150A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61263150A (ja) | 1986-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4106049A (en) | Semiconductor device | |
| JPH0582986B2 (ja) | ||
| JPH0431189B2 (ja) | ||
| JPS6323335A (ja) | 半導体装置及びその製造方法 | |
| JPH0413864B2 (ja) | ||
| JPS6133261B2 (ja) | ||
| JPS6360550B2 (ja) | ||
| JPS61263149A (ja) | 半導体装置の製造方法 | |
| JPH0447463B2 (ja) | ||
| JP3104276B2 (ja) | 半導体装置の製造方法 | |
| JP2853761B2 (ja) | 半導体装置およびその製造方法 | |
| JP2501556B2 (ja) | 光センサおよびその製造方法 | |
| JP2817210B2 (ja) | 半導体装置の製造方法 | |
| JP2747095B2 (ja) | 半導体装置の製造方法 | |
| JPH0824122B2 (ja) | 半導体装置の製造方法 | |
| KR900008818B1 (ko) | 쌍극성 집적회로소자 제조방법 | |
| JPS59149045A (ja) | 半導体装置の製造方法 | |
| JP2783888B2 (ja) | 半導体装置およびその製造方法 | |
| JP2927843B2 (ja) | 半導体集積回路 | |
| JPH0581191B2 (ja) | ||
| JPH05335329A (ja) | 半導体装置及びその製造方法 | |
| JPS6347965A (ja) | 半導体集積回路 | |
| JPH0436578B2 (ja) | ||
| JPH01253272A (ja) | バイポーラトランジスタ | |
| JPS6152575B2 (ja) |