JPH04312015A - スイッチトキャパシタフィルタ - Google Patents
スイッチトキャパシタフィルタInfo
- Publication number
- JPH04312015A JPH04312015A JP3079192A JP7919291A JPH04312015A JP H04312015 A JPH04312015 A JP H04312015A JP 3079192 A JP3079192 A JP 3079192A JP 7919291 A JP7919291 A JP 7919291A JP H04312015 A JPH04312015 A JP H04312015A
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- capacitor
- clock
- charge
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は通信，信号処理，計測，
制御システムで用いられるスイッチトキャパシタフィル
タに関する。
制御システムで用いられるスイッチトキャパシタフィル
タに関する。
【０００２】
【従来の技術】図３は従来の積分器を用いた２次のＳＣ
Ｆ（スイッチトキャパシタフィルタ）の構成を示し、図
４は上記のＳＣＦのスイッチ駆動用クロックのタイミン
グチャートを示している。ただし、図４におけるｔは時
刻、Ｔはサンプリング周期、ｎは任意の整数である。１
は入力信号が印加される入力端子、３５は図４に示すク
ロックφ３がＯＮの時点で、スイッチ３６を通して入力
信号をサンプリングするためのキャパシタであり、次に
クロックφ３がＯＮになるまで電荷は保持される。３７
は、キャパシタ３５の電圧を次段のＳＣＦに供給するた
めの電圧ホロワオペアンプであり、これら、キャパシタ
３５，スイッチ３６，オペアンプ３７により、入力信号
のサンプルホールド回路が構成される。２はクロックが
φ１がＯＮの時点でスイッチ３，４を通してサンプルホ
ールド回路出力を後述のオペアンプ８に入力するための
キャパシタ、５，６はキャパシタ２に充電されている電
荷をクロックφ２がＯＮの時点で接地点に放電するスイ
ッチ、２２はクロックφ１がＯＮの時点でスイッチ２４
，２３を通してサンプルホールド回路出力を後述のオペ
アンプ１５に入力するためのキャパシタ、２５，２６は
クロックφ２がＯＮの時点で、キャパシタ２２に充電さ
れていた電荷を接地点に放電するスイッチ、３８はクロ
ックφ２がＯＮの時点で、スイッチ３９，４２を通して
サンプルホールド回路出力で充電されるキャパシタ、４
０，４１はキャパシタ３８に充電されていた電荷をクロ
ックφ１がＯＮの時点で放電し、後述のオペアンプ１５
に入力するためのスイッチ、１６は後述するオペアンプ
１５の出力電圧の変化を後述のオペアンプ８の入力にフ
ィードバックするキャパシタ、１７はクロックφ１がＯ
Ｎの時点で、スイッチ１８，１９を通して後述のオペア
ンプ１５の出力電圧を後述のオペアンプ８の入力にフィ
ードバックするキャパシタ、２０，２１は、クロックφ
２がＯＮの時点でキャパシタ１７に充電されていた電荷
を接地点に放電するスイッチ、８はクロックφ１がＯＮ
の時点で後述のキャパシタ７とともにキャパシタ２，１
６，１７からの電荷を加算積分するオペアンプ、７は前
述の加算積分された結果を充電し、１サンプリング周期
の間保持する積分用キャパシタ、９はクロックφ２がＯ
Ｎの時点で、スイッチ１０，１１を通してホールドされ
ているオペアンプ８の出力電圧を充電するキャパシタ、
１２，１３はクロックφ１がＯＮの時点でキャパシタ９
に充電されていた電荷を放電し、後述のオペアンプ１５
に入力するキャパシタ、１５はクロックφ１がＯＮの時
点で、キャパシタ９，２２，３８から放電される電荷を
後述のキャパシタ１４とともに加算積分するオペアンプ
、１４はオペアンプ１５とともに加算積分された結果を
充電し、１サンプリング周期の間保持する積分用キャパ
シタ、３４はフィルタリング結果を出力する出力端子で
ある。
Ｆ（スイッチトキャパシタフィルタ）の構成を示し、図
４は上記のＳＣＦのスイッチ駆動用クロックのタイミン
グチャートを示している。ただし、図４におけるｔは時
刻、Ｔはサンプリング周期、ｎは任意の整数である。１
は入力信号が印加される入力端子、３５は図４に示すク
ロックφ３がＯＮの時点で、スイッチ３６を通して入力
信号をサンプリングするためのキャパシタであり、次に
クロックφ３がＯＮになるまで電荷は保持される。３７
は、キャパシタ３５の電圧を次段のＳＣＦに供給するた
めの電圧ホロワオペアンプであり、これら、キャパシタ
３５，スイッチ３６，オペアンプ３７により、入力信号
のサンプルホールド回路が構成される。２はクロックが
φ１がＯＮの時点でスイッチ３，４を通してサンプルホ
ールド回路出力を後述のオペアンプ８に入力するための
キャパシタ、５，６はキャパシタ２に充電されている電
荷をクロックφ２がＯＮの時点で接地点に放電するスイ
ッチ、２２はクロックφ１がＯＮの時点でスイッチ２４
，２３を通してサンプルホールド回路出力を後述のオペ
アンプ１５に入力するためのキャパシタ、２５，２６は
クロックφ２がＯＮの時点で、キャパシタ２２に充電さ
れていた電荷を接地点に放電するスイッチ、３８はクロ
ックφ２がＯＮの時点で、スイッチ３９，４２を通して
サンプルホールド回路出力で充電されるキャパシタ、４
０，４１はキャパシタ３８に充電されていた電荷をクロ
ックφ１がＯＮの時点で放電し、後述のオペアンプ１５
に入力するためのスイッチ、１６は後述するオペアンプ
１５の出力電圧の変化を後述のオペアンプ８の入力にフ
ィードバックするキャパシタ、１７はクロックφ１がＯ
Ｎの時点で、スイッチ１８，１９を通して後述のオペア
ンプ１５の出力電圧を後述のオペアンプ８の入力にフィ
ードバックするキャパシタ、２０，２１は、クロックφ
２がＯＮの時点でキャパシタ１７に充電されていた電荷
を接地点に放電するスイッチ、８はクロックφ１がＯＮ
の時点で後述のキャパシタ７とともにキャパシタ２，１
６，１７からの電荷を加算積分するオペアンプ、７は前
述の加算積分された結果を充電し、１サンプリング周期
の間保持する積分用キャパシタ、９はクロックφ２がＯ
Ｎの時点で、スイッチ１０，１１を通してホールドされ
ているオペアンプ８の出力電圧を充電するキャパシタ、
１２，１３はクロックφ１がＯＮの時点でキャパシタ９
に充電されていた電荷を放電し、後述のオペアンプ１５
に入力するキャパシタ、１５はクロックφ１がＯＮの時
点で、キャパシタ９，２２，３８から放電される電荷を
後述のキャパシタ１４とともに加算積分するオペアンプ
、１４はオペアンプ１５とともに加算積分された結果を
充電し、１サンプリング周期の間保持する積分用キャパ
シタ、３４はフィルタリング結果を出力する出力端子で
ある。
【０００３】次に上記従来例の動作について図３に基づ
き、図４を参照しながら説明する。図３において、スイ
ッチ３６，キャパシタ３５，オペアンプ３７によって構
成されるサンプルホールド回路は、入力端子１に印加さ
れる入力信号を図４に示すクロックφ３がＯＮの時点で
サンプリングし、同図に示す。クロックφ１の立上りか
ら、次のクロックφ１の立上りまでの区間ホールドする
。次にこのサンプルホールドされた入力信号は、ｔ＝ｎ
Ｔでクロックφ１がＯＮの時、キャパシタ２，キャパシ
タ２２はサンプルホールドされた入力信号に充電される
。そして同じ時点で、キャパシタ２からの電荷および、
オペアンプ１５の出力をフィードバックするキャパシタ
１６，１７の電荷がオペアンプ８とキャパシタ７により
加算積分され、その結果がキャパシタ７に充電され、次
にクロックφ１が立上がるまでの間ホールドされる。一
方、オペアンプ１５もキャパシタ１４では、φ２がＯＮ
であるｔ＝（ｎ−１／２）Ｔでのオペアンプ８の出力を
充電しているキャパシタ９からの電荷も、キャパシタ２
２からの電荷及び、ｔ＝（ｎ−１／２）Ｔでサンプルホ
ールドされた入力信号を充電したキャパシタ３８からの
電荷を加算積分し、その結果をキャパシタ１４に充電し
、次にクロックφ１が立上がるまでの間ホールドする。 このときのオペアンプ１５の出力がｔ＝ｎＴでのフィル
タ出力となる。なお、オペアンプ８の出力はｔ＝（ｎ−
１／２）Ｔでの値とｔ＝（ｎ−１）Ｔでの値が等しいの
で、キャパシタ９からは、ｔ＝（ｎ−１）Ｔでオペアン
プ８の出力を充電したのと等価な電荷がオペアンプ１５
に供給されることになる。また後述するように、キャパ
シタ３８についても入力信号がサンプルホールドされて
いることから、ｔ＝（ｎ−１）Ｔでの入力信号を充電し
たのと等価な電荷をオペアンプ１５に供給することにな
る。
き、図４を参照しながら説明する。図３において、スイ
ッチ３６，キャパシタ３５，オペアンプ３７によって構
成されるサンプルホールド回路は、入力端子１に印加さ
れる入力信号を図４に示すクロックφ３がＯＮの時点で
サンプリングし、同図に示す。クロックφ１の立上りか
ら、次のクロックφ１の立上りまでの区間ホールドする
。次にこのサンプルホールドされた入力信号は、ｔ＝ｎ
Ｔでクロックφ１がＯＮの時、キャパシタ２，キャパシ
タ２２はサンプルホールドされた入力信号に充電される
。そして同じ時点で、キャパシタ２からの電荷および、
オペアンプ１５の出力をフィードバックするキャパシタ
１６，１７の電荷がオペアンプ８とキャパシタ７により
加算積分され、その結果がキャパシタ７に充電され、次
にクロックφ１が立上がるまでの間ホールドされる。一
方、オペアンプ１５もキャパシタ１４では、φ２がＯＮ
であるｔ＝（ｎ−１／２）Ｔでのオペアンプ８の出力を
充電しているキャパシタ９からの電荷も、キャパシタ２
２からの電荷及び、ｔ＝（ｎ−１／２）Ｔでサンプルホ
ールドされた入力信号を充電したキャパシタ３８からの
電荷を加算積分し、その結果をキャパシタ１４に充電し
、次にクロックφ１が立上がるまでの間ホールドする。 このときのオペアンプ１５の出力がｔ＝ｎＴでのフィル
タ出力となる。なお、オペアンプ８の出力はｔ＝（ｎ−
１／２）Ｔでの値とｔ＝（ｎ−１）Ｔでの値が等しいの
で、キャパシタ９からは、ｔ＝（ｎ−１）Ｔでオペアン
プ８の出力を充電したのと等価な電荷がオペアンプ１５
に供給されることになる。また後述するように、キャパ
シタ３８についても入力信号がサンプルホールドされて
いることから、ｔ＝（ｎ−１）Ｔでの入力信号を充電し
たのと等価な電荷をオペアンプ１５に供給することにな
る。
【０００４】次に、ｔ＝（ｎ＋１／２）Ｔでクロックが
φ２がＯＮのときは、キャパシタ９がオペアンプ８の出
力電圧に充電される。ただし、前述したように、オペア
ンプ８の出力はホールドされているので、ｔ＝ｎＴでの
出力を充電したことと等価になる。一方キャパシタ３８
はサンプルホールドされた入力信号に充電される。ただ
しサンプルホールドされた入力信号はｔ＝（ｎ＋１／２
）Ｔでの値とｔ＝ｎＴでの値が等しいので、この時点で
はｔ＝ｎＴでの入力信号が充電されたことと等価になる
。またこの時点では、キャパシタ２，２２，１７の電荷
は接地点に放電され、キャパシタ１６の電荷も不変であ
るから、各オペアンプには、新たな電荷が供給されず、
加算積分は行われない。その結果出力電圧はｔ＝ｎＴの
値がそのまま保持されている。
φ２がＯＮのときは、キャパシタ９がオペアンプ８の出
力電圧に充電される。ただし、前述したように、オペア
ンプ８の出力はホールドされているので、ｔ＝ｎＴでの
出力を充電したことと等価になる。一方キャパシタ３８
はサンプルホールドされた入力信号に充電される。ただ
しサンプルホールドされた入力信号はｔ＝（ｎ＋１／２
）Ｔでの値とｔ＝ｎＴでの値が等しいので、この時点で
はｔ＝ｎＴでの入力信号が充電されたことと等価になる
。またこの時点では、キャパシタ２，２２，１７の電荷
は接地点に放電され、キャパシタ１６の電荷も不変であ
るから、各オペアンプには、新たな電荷が供給されず、
加算積分は行われない。その結果出力電圧はｔ＝ｎＴの
値がそのまま保持されている。
【０００５】次にｔ＝（ｎ＋１）Ｔでクロックφ１がＯ
Ｎのときは、ｔ＝ｎＴのときと同様の動作が繰り返され
る。
Ｎのときは、ｔ＝ｎＴのときと同様の動作が繰り返され
る。
【０００６】このように上記従来の積分器を用いたＳＣ
Ｆでは、入力にサンプルホールド回路を前置することで
、ＳＣＦ内部のキャパシタが、等価的に同じ時点で入力
信号を取り込み、加算積分が行われ、正確なフィルタ出
力が得られる。
Ｆでは、入力にサンプルホールド回路を前置することで
、ＳＣＦ内部のキャパシタが、等価的に同じ時点で入力
信号を取り込み、加算積分が行われ、正確なフィルタ出
力が得られる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の積分器を用いたＳＣＦでは、キャパシタ２，２２，
３８が等価的に同じ時点で入力信号に充電されるように
するには、入力側にサンプルホールド回路を前置する必
要があり、使用するオペアンプの数が増え、消費電力が
増加するという問題があった。
来の積分器を用いたＳＣＦでは、キャパシタ２，２２，
３８が等価的に同じ時点で入力信号に充電されるように
するには、入力側にサンプルホールド回路を前置する必
要があり、使用するオペアンプの数が増え、消費電力が
増加するという問題があった。
【０００８】本発明はこのような従来の問題を解決する
もので、入力側のサンプルホールド回路を省略し、オペ
アンプ数を削減することで低消費電力化を図ったスイッ
チトキャパシタフィルタを提供することを目的とする。
もので、入力側のサンプルホールド回路を省略し、オペ
アンプ数を削減することで低消費電力化を図ったスイッ
チトキャパシタフィルタを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、第１のクロックと第２のクロックによって
制御され、積分キャパシタを有する第１のオペアンプと
、積分キャパシタを有し出力がフィルタ出力となる第２
のオペアンプと、第１のクロックのＯＮ時点で入力信号
電圧に充電され第１のオペアンプに電荷を入力する第１
のＳＣ回路と、第１のクロックのＯＮ時点で入力信号電
圧に充電され第２のオペアンプに電荷を入力する第２の
ＳＣ回路と、第１のクロックのＯＮ時点で第２のオペア
ンプ出力を第１のオペアンプ入力に帰還する第３のＳＣ
回路と、第２のオペアンプ出力と第１のオペアンプ入力
間に接続されたキャパシタと、第１のクロックのＯＮ時
点で入力信号電圧に充電され第１のクロックの次のＯＮ
時点で電荷を第２のオペアンプに入力し同時に新たな入
力信号電圧に充電される第４のＳＣ回路と、第２のクロ
ックのＯＮ時点で第１のオペアンプ出力電圧に充電され
第１のクロックのＯＮ時点で電荷を第２のオペアンプに
入力する第５のＳＣ回路を備えた構成を有する。
するために、第１のクロックと第２のクロックによって
制御され、積分キャパシタを有する第１のオペアンプと
、積分キャパシタを有し出力がフィルタ出力となる第２
のオペアンプと、第１のクロックのＯＮ時点で入力信号
電圧に充電され第１のオペアンプに電荷を入力する第１
のＳＣ回路と、第１のクロックのＯＮ時点で入力信号電
圧に充電され第２のオペアンプに電荷を入力する第２の
ＳＣ回路と、第１のクロックのＯＮ時点で第２のオペア
ンプ出力を第１のオペアンプ入力に帰還する第３のＳＣ
回路と、第２のオペアンプ出力と第１のオペアンプ入力
間に接続されたキャパシタと、第１のクロックのＯＮ時
点で入力信号電圧に充電され第１のクロックの次のＯＮ
時点で電荷を第２のオペアンプに入力し同時に新たな入
力信号電圧に充電される第４のＳＣ回路と、第２のクロ
ックのＯＮ時点で第１のオペアンプ出力電圧に充電され
第１のクロックのＯＮ時点で電荷を第２のオペアンプに
入力する第５のＳＣ回路を備えた構成を有する。
【００１０】
【作用】本発明は上記した構成により、フィルタ入力側
にあるＳＣ回路のキャパシタはすべて同一クロックによ
って入力信号電圧に充電されるように配してあるので、
従来例の前置サンプルホールド回路は省略できる。
にあるＳＣ回路のキャパシタはすべて同一クロックによ
って入力信号電圧に充電されるように配してあるので、
従来例の前置サンプルホールド回路は省略できる。
【００１１】
【実施例】以下、本発明の一実施例について図１と図２
を参照しながら説明する。
を参照しながら説明する。
【００１２】図１は本発明の一実施例として積分器を用
いた２次のＳＣＦの構成を示し、図２は図１のＳＣＦの
スイッチ駆動用クロックのタイミングチャートを示して
いる。ただし図２におけるｔは時刻、Ｔはサンプリング
周期、ｎは任意の整数である。
いた２次のＳＣＦの構成を示し、図２は図１のＳＣＦの
スイッチ駆動用クロックのタイミングチャートを示して
いる。ただし図２におけるｔは時刻、Ｔはサンプリング
周期、ｎは任意の整数である。
【００１３】図１において、１は入力信号が印加される
入力端子、２は図２に示すクロックφ１がＯＮの時点で
導通状態となるスイッチ３，４を通して入力信号に充電
し、後述のオペアンプ８に入力するキャパシタ、５，６
はキャパシタ２に充電されている電荷をクロックφ２が
ＯＮの時点で接地点に放電するスイッチ、２２はクロッ
クφ１がＯＮの時点でスイッチ２４，２３を通して入力
信号に放電し、後述のオペアンプ１５に入力するキャパ
シタ、２５，２６はクロックφ２がＯＮの時点で、キャ
パシタ２２に充電されていた電荷を接地点に放電するス
イッチ、２７はクロックφ１がＯＮの時点で、スイッチ
２９，３０を通して入力信号を充電するキャパシタ、２
８はクロックφ２がＯＮの時点で、スイッチ３２，３３
を通して、キャパシタ２７の電荷の１／２を充電するキ
ャパシタであり、３１はクロックφ１がＯＮの時点でキ
ャパシタ２８に充電されていた電荷を放電し、後述のオ
ペアンプ１５に入力するスイッチ、１６は、後述するオ
ペアンプ１５の出力電圧の変化を後述のオペアンプ８の
入力にフィードバックするキャパシタ、１７はクロック
φ１がＯＮの時点で、スイッチ１８，１９を通して後述
のオペアンプ１５の出力電圧を後述のオペアンプ８に入
力するキャパシタ、２０，２１はクロックφ２がＯＮの
時点で、キャパシタ１７に充電されていた電荷を接地点
に放電するスイッチ、８はクロックφ１がＯＮのとき、
後述のキャパシタ７とともに、キャパシタ２，１６，１
７からの電荷を加算積分するオペアンプ、７は前述の加
算積分された結果を充電し、１サンプリング周期の間保
持する積分用キャパシタ、９はクロックφ２がＯＮの時
点でスイッチ１０，１１を通して、ホールドされている
オペアンプ８の出力電圧を充電するキャパシタ、１５は
クロックφ１がＯＮの時点でスイッチ１２，１３を通し
てキャパシタ９から放電される電荷およびキャパシタ２
２，２８から放電される電荷を、後述のキャパシタ１４
とともに加算積分するオペアンプ、１４オペアンプ１５
とともに加算積分された結果を充電し、２サンプリング
周期の間保持する積分用キャパシタ、３４はフィルタリ
ング結果を出力する出力端子である。
入力端子、２は図２に示すクロックφ１がＯＮの時点で
導通状態となるスイッチ３，４を通して入力信号に充電
し、後述のオペアンプ８に入力するキャパシタ、５，６
はキャパシタ２に充電されている電荷をクロックφ２が
ＯＮの時点で接地点に放電するスイッチ、２２はクロッ
クφ１がＯＮの時点でスイッチ２４，２３を通して入力
信号に放電し、後述のオペアンプ１５に入力するキャパ
シタ、２５，２６はクロックφ２がＯＮの時点で、キャ
パシタ２２に充電されていた電荷を接地点に放電するス
イッチ、２７はクロックφ１がＯＮの時点で、スイッチ
２９，３０を通して入力信号を充電するキャパシタ、２
８はクロックφ２がＯＮの時点で、スイッチ３２，３３
を通して、キャパシタ２７の電荷の１／２を充電するキ
ャパシタであり、３１はクロックφ１がＯＮの時点でキ
ャパシタ２８に充電されていた電荷を放電し、後述のオ
ペアンプ１５に入力するスイッチ、１６は、後述するオ
ペアンプ１５の出力電圧の変化を後述のオペアンプ８の
入力にフィードバックするキャパシタ、１７はクロック
φ１がＯＮの時点で、スイッチ１８，１９を通して後述
のオペアンプ１５の出力電圧を後述のオペアンプ８に入
力するキャパシタ、２０，２１はクロックφ２がＯＮの
時点で、キャパシタ１７に充電されていた電荷を接地点
に放電するスイッチ、８はクロックφ１がＯＮのとき、
後述のキャパシタ７とともに、キャパシタ２，１６，１
７からの電荷を加算積分するオペアンプ、７は前述の加
算積分された結果を充電し、１サンプリング周期の間保
持する積分用キャパシタ、９はクロックφ２がＯＮの時
点でスイッチ１０，１１を通して、ホールドされている
オペアンプ８の出力電圧を充電するキャパシタ、１５は
クロックφ１がＯＮの時点でスイッチ１２，１３を通し
てキャパシタ９から放電される電荷およびキャパシタ２
２，２８から放電される電荷を、後述のキャパシタ１４
とともに加算積分するオペアンプ、１４オペアンプ１５
とともに加算積分された結果を充電し、２サンプリング
周期の間保持する積分用キャパシタ、３４はフィルタリ
ング結果を出力する出力端子である。
【００１４】次に、上記実施例の動作について図１に基
づいて図２を参照しながら説明する。図１の実施例にお
いて、入力端子１に印加された入力信号は、図２に示す
ようにｔ＝ｎＴでクロックφ１がＯＮのとき、キャパシ
タ２，２２，２７に充電される。そして同じ時点で、キ
ャパシタ２からの電荷および、オペアンプ１５の出力を
フィードバックするキャパシタ１６，１７の電荷が、オ
ペアンプ８とキャパシタ７により加算積分され、その結
果が、キャパシタ７に充電され、次にクロックφ１が立
上がるまでの間ホールドされる。一方オペアンプ１５と
キャパシタ１４では、クロックφ２がＯＮであるｔ＝（
ｎ−１／２）Ｔでのオペアンプ８の出力を充電している
キャパシタ９からの電荷と、キャパシタ２２からの電荷
、およびキャパシタ２８からの電荷を加算積分し、その
結果をキャパシタ１４に充電し次にクロックφ１が立上
がるまでの間ホールドする。このときのオペアンプ１５
の出力がｔ＝ｎＴでのフィルタ出力となる。なお、オペ
アンプ８の出力はｔ＝（ｎ−１／２）Ｔでの値とｔ＝（
ｎ−１）Ｔでの値が等しいのでキャパシタ９からはｔ＝
（ｎ−１）Ｔでオペアンプ８の出力を充電したのと等価
な電荷がオペアンプ１５に供給されることになる。また
後述するように、キャパシタ２８の電荷はｔ＝（ｎ−１
／２）Ｔでφ２がＯＮのとき、キャパシタ２７から転送
された電荷であり、このキャパシタ２７の電荷はｔ＝（
ｎ−１）Ｔでφ１がＯＮのとき、入力信号を充電したも
のであるから、この部分ではキャパシタ２，２２と同じ
時点で入力信号が充電され、１サンプリング周期後にオ
ペアンプ１５に電荷が供給されたことになり、入力信号
がサンプルホールドされている場合と同じ効果が得られ
る。
づいて図２を参照しながら説明する。図１の実施例にお
いて、入力端子１に印加された入力信号は、図２に示す
ようにｔ＝ｎＴでクロックφ１がＯＮのとき、キャパシ
タ２，２２，２７に充電される。そして同じ時点で、キ
ャパシタ２からの電荷および、オペアンプ１５の出力を
フィードバックするキャパシタ１６，１７の電荷が、オ
ペアンプ８とキャパシタ７により加算積分され、その結
果が、キャパシタ７に充電され、次にクロックφ１が立
上がるまでの間ホールドされる。一方オペアンプ１５と
キャパシタ１４では、クロックφ２がＯＮであるｔ＝（
ｎ−１／２）Ｔでのオペアンプ８の出力を充電している
キャパシタ９からの電荷と、キャパシタ２２からの電荷
、およびキャパシタ２８からの電荷を加算積分し、その
結果をキャパシタ１４に充電し次にクロックφ１が立上
がるまでの間ホールドする。このときのオペアンプ１５
の出力がｔ＝ｎＴでのフィルタ出力となる。なお、オペ
アンプ８の出力はｔ＝（ｎ−１／２）Ｔでの値とｔ＝（
ｎ−１）Ｔでの値が等しいのでキャパシタ９からはｔ＝
（ｎ−１）Ｔでオペアンプ８の出力を充電したのと等価
な電荷がオペアンプ１５に供給されることになる。また
後述するように、キャパシタ２８の電荷はｔ＝（ｎ−１
／２）Ｔでφ２がＯＮのとき、キャパシタ２７から転送
された電荷であり、このキャパシタ２７の電荷はｔ＝（
ｎ−１）Ｔでφ１がＯＮのとき、入力信号を充電したも
のであるから、この部分ではキャパシタ２，２２と同じ
時点で入力信号が充電され、１サンプリング周期後にオ
ペアンプ１５に電荷が供給されたことになり、入力信号
がサンプルホールドされている場合と同じ効果が得られ
る。
【００１５】次にｔ＝（ｎ＋１／２）Ｔでクロックφ２
がＯＮのときは、キャパシタ９がオペアンプ８の出力電
圧に充電される。
がＯＮのときは、キャパシタ９がオペアンプ８の出力電
圧に充電される。
【００１６】ただし、前述したようにオペアンプ８の出
力はホールドされているので、ｔ＝ｎＴでの出力を充電
したことと等価になる。一方キャパシタ２８はスイッチ
３２，３３を通してｔ＝ｎＴでキャパシタ２７に充電さ
れていた電荷の１／２に充電される。またこの時点では
キャパシタ２，２２，１７の電荷は接地点に放電され、
キャパシタ１６の電荷も不変であるから、各オペアンプ
には新たな電荷が供給されず、加算積分は行われない。 その結果出力電圧はｔ＝ｎＴでの値がそのまま保持され
ている。
力はホールドされているので、ｔ＝ｎＴでの出力を充電
したことと等価になる。一方キャパシタ２８はスイッチ
３２，３３を通してｔ＝ｎＴでキャパシタ２７に充電さ
れていた電荷の１／２に充電される。またこの時点では
キャパシタ２，２２，１７の電荷は接地点に放電され、
キャパシタ１６の電荷も不変であるから、各オペアンプ
には新たな電荷が供給されず、加算積分は行われない。 その結果出力電圧はｔ＝ｎＴでの値がそのまま保持され
ている。
【００１７】次にｔ＝（ｎ＋１）Ｔでクロックφ１がＯ
Ｎのときはｔ＝ｎＴのときと同様の動作が繰り返される
。
Ｎのときはｔ＝ｎＴのときと同様の動作が繰り返される
。
【００１８】このように本発明の実施例によれば、キャ
パシタ２７，２８、スイッチ２９，３０，３１，３２，
３３によって構成されるようなＳＣ回路を用いることに
より、フィルタ内の入力信号を充電するキャパシタはす
べて、サンプリング周期ごとに同じ時点で入力信号を充
電することになり、入力信号がサンプルホールドされて
いる場合と同じ効果が得られる。更に、フィルタ内の各
部での信号の充電から加算積分するために放電するまで
の間隔が０または１サンプリング周期となるので、正確
なフィルタ出力が得られる。したがって、入力側に前置
するサンプルホールド回路が不要になった分、オペアン
プ数が削減され低消費電力化を図ることができるという
効果を有する。
パシタ２７，２８、スイッチ２９，３０，３１，３２，
３３によって構成されるようなＳＣ回路を用いることに
より、フィルタ内の入力信号を充電するキャパシタはす
べて、サンプリング周期ごとに同じ時点で入力信号を充
電することになり、入力信号がサンプルホールドされて
いる場合と同じ効果が得られる。更に、フィルタ内の各
部での信号の充電から加算積分するために放電するまで
の間隔が０または１サンプリング周期となるので、正確
なフィルタ出力が得られる。したがって、入力側に前置
するサンプルホールド回路が不要になった分、オペアン
プ数が削減され低消費電力化を図ることができるという
効果を有する。
【００１９】
【発明の効果】上記実施例から明らかなように、本発明
によれば、入力側にサンプルホールド回路を前置しなく
ても正確なフィルタ出力が得られ、サンプルホールド回
路が不要になった分、オペアンプ数が削減され、低消費
電力のスイッチトキャパシタフィルタを提供できる。
によれば、入力側にサンプルホールド回路を前置しなく
ても正確なフィルタ出力が得られ、サンプルホールド回
路が不要になった分、オペアンプ数が削減され、低消費
電力のスイッチトキャパシタフィルタを提供できる。
【図１】本発明の一実施例のスイッチトキャパシタフィ
ルタの回路図
ルタの回路図
【図２】同フィルタのスイッチを駆動するクロックのタ
イミングチャート
イミングチャート
【図３】従来のスイッチトキャパシタフィルタの回路図
【図４】同フィルタのスイッチを駆動するクロックのタ
イミングチャート
イミングチャート
１ 入力端子
２，７，９，１４，１６，１７，２２，２７，２８
キャパシタ ３，４，１２，１３，１８，１９，２３，２４，２９，
３０，３１ クロックφ１がＯＮで閉じるスイッ
チ５，６，１０，１１，２０，２１，２５，２６，３２
，３３ クロックφ２がＯＮで閉じるスイッチ８
，１５ オペアンプ ３４ 出力端子
キャパシタ ３，４，１２，１３，１８，１９，２３，２４，２９，
３０，３１ クロックφ１がＯＮで閉じるスイッ
チ５，６，１０，１１，２０，２１，２５，２６，３２
，３３ クロックφ２がＯＮで閉じるスイッチ８
，１５ オペアンプ ３４ 出力端子
Claims (1)
- 【請求項１】 第１のクロックと第２のクロックによ
って制御され、積分キャパシタを有する第１のオペアン
プと、積分キャパシタを有し出力端子がフィルタ出力端
子に接続された第２のオペアンプと、前記第１のクロッ
クがＯＮの時点で入力信号電圧に充電され前記第１のオ
ペアンプにその電荷を入力する第１のＳＣ回路と、前記
第１のクロックがＯＮの時点で入力信号電圧に充電され
前記第２のオペアンプにその電荷を入力する第２のＳＣ
回路と、前記第１のクロックがＯＮの時点で前記第２の
オペアンプの出力を前記第１のオペアンプ入力に帰還す
る第３のＳＣ回路と、前記第２のオペアンプ出力と前記
第１のオペアンプ入力間に接続されたキャパシタと、前
記第１のクロックがＯＮの時点で入力信号電圧に充電さ
れ前記第１のクロックの次のＯＮ時点でその電荷を前記
第２のオペアンプに入力し同時に新たな入力信号電圧に
充電される第４のＳＣ回路と、前記第２のクロックがＯ
Ｎの時点で前記第１のオペアンプ出力電圧に充電され前
記前記第１のクロックがＯＮの時点でその電荷を前記第
２のオペアンプに入力する第５のＳＣ回路を備えたスイ
ッチトキャパシタフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079192A JPH04312015A (ja) | 1991-04-11 | 1991-04-11 | スイッチトキャパシタフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079192A JPH04312015A (ja) | 1991-04-11 | 1991-04-11 | スイッチトキャパシタフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312015A true JPH04312015A (ja) | 1992-11-04 |
Family
ID=13683115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079192A Pending JPH04312015A (ja) | 1991-04-11 | 1991-04-11 | スイッチトキャパシタフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312015A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009530897A (ja) * | 2006-03-17 | 2009-08-27 | Ｎｓｃ株式会社 | コンポジットｂｐｆおよび直交信号のフィルタリング方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251312A (ja) * | 1985-08-30 | 1987-03-06 | Asahi Micro Syst Kk | 双２次型スイツチト・キヤパシタ・フイルタ |
| JPS62245813A (ja) * | 1986-04-14 | 1987-10-27 | クリスタル セミコンダクタ− コ−ポレ−シヨン | 容量素子を多重する方法及び回路 |
| JPS62264713A (ja) * | 1986-05-12 | 1987-11-17 | Nec Corp | スイツチト・キヤパシタ・フイルタ |
| JPH01278112A (ja) * | 1988-04-30 | 1989-11-08 | Nec Corp | スイッチト・キャパシタ・フィルタ |
-
1991
- 1991-04-11 JP JP3079192A patent/JPH04312015A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251312A (ja) * | 1985-08-30 | 1987-03-06 | Asahi Micro Syst Kk | 双２次型スイツチト・キヤパシタ・フイルタ |
| JPS62245813A (ja) * | 1986-04-14 | 1987-10-27 | クリスタル セミコンダクタ− コ−ポレ−シヨン | 容量素子を多重する方法及び回路 |
| JPS62264713A (ja) * | 1986-05-12 | 1987-11-17 | Nec Corp | スイツチト・キヤパシタ・フイルタ |
| JPH01278112A (ja) * | 1988-04-30 | 1989-11-08 | Nec Corp | スイッチト・キャパシタ・フィルタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009530897A (ja) * | 2006-03-17 | 2009-08-27 | Ｎｓｃ株式会社 | コンポジットｂｐｆおよび直交信号のフィルタリング方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4908579A (en) | Switched capacitor sampling filter | |
| US6437720B1 (en) | Code independent charge transfer scheme for switched-capacitor digital-to-analog converter | |
| US4066919A (en) | Sample and hold circuit | |
| JPH08273388A (ja) | サンプル・ホールド回路 | |
| US4400637A (en) | Integrator with sampling stage | |
| JPH0793553B2 (ja) | スイッチド・キャパシタ・フィルタ | |
| JPS55158725A (en) | Switched capacitor filter | |
| DE69428822T2 (de) | Invertierende Verzögerungsschaltung | |
| JPH04312015A (ja) | スイッチトキャパシタフィルタ | |
| US4354250A (en) | Switched-capacitor source resistor simulation circuit | |
| US5617054A (en) | Switched capacitor voltage error compensating circuit | |
| JPS6218095B2 (ja) | ||
| JP3037502B2 (ja) | スイッチトキャパシタサンプルホールド遅延回路 | |
| US4584489A (en) | Multichannel time-voltage converter | |
| US4151429A (en) | Differential charge sensing circuit for MOS devices | |
| CN1019708B (zh) | 取样保持电路 | |
| JPH06334483A (ja) | スイッチトキャパシタサンプルホールド回路 | |
| EP0594242B1 (en) | Sample-and-hold circuit with reduced clock feedthrough | |
| Goncalves et al. | Programmable switched current filters using MOSFET-only current dividers | |
| JPS60140479A (ja) | スイツチドキヤパシタ積分回路 | |
| KR950004370Y1 (ko) | 오버샘플링 아날로그/디지탈변환기 | |
| JPS58219812A (ja) | スイツチト・キヤパシタ回路 | |
| JPH04184797A (ja) | ピークホールド回路 | |
| JPS6089114A (ja) | オフセツト電圧補償回路 | |
| KR20250169172A (ko) | 회복 회로 |