JPH04312016A - 分周器 - Google Patents
分周器Info
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- JPH04312016A JPH04312016A JP7808991A JP7808991A JPH04312016A JP H04312016 A JPH04312016 A JP H04312016A JP 7808991 A JP7808991 A JP 7808991A JP 7808991 A JP7808991 A JP 7808991A JP H04312016 A JPH04312016 A JP H04312016A
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- JP
- Japan
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- signal
- clock signal
- pulse signal
- period
- frequency
- Prior art date
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- Pending
Links
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- 230000007423 decrease Effects 0.000 description 4
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 2
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 2
- 101100218322 Arabidopsis thaliana ATXR3 gene Proteins 0.000 description 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 102100029768 Histone-lysine N-methyltransferase SETD1A Human genes 0.000 description 1
- 102100032742 Histone-lysine N-methyltransferase SETD2 Human genes 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
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- 101100149326 Homo sapiens SETD2 gene Proteins 0.000 description 1
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Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は分周器に関し、特に分周
比を任意に設定できる分周器に関する。
比を任意に設定できる分周器に関する。
【０００２】
【従来の技術】周波数の異なる複数のクロック信号を入
力し、特定の周波数のクロック信号を出力する従来の分
周器について、図４に示す分周器のブロック図を参照し
て説明する。
力し、特定の周波数のクロック信号を出力する従来の分
周器について、図４に示す分周器のブロック図を参照し
て説明する。
【０００３】この分周器においては、周波数の異なる全
ての入力クロック信号ＣＬＫｉ（ｉは任意の自然数、図
４ではＣＬＫ１１，１２，…，１ｎのｎ個が示される）
毎に、それぞれ分周比の異なる分周回路１０（１１，１
２，…，１ｎ）が用意されていた。そして、分周回路１
０によってクロック信号ＣＬＫｉがそれぞれ分周された
分周信号は、セレクタ信号ＳＥＬ１〜Ｍを制御入力端に
入力するセレクタ２０によって選択され、特定の周波数
の出力クロック信号とされていた。
ての入力クロック信号ＣＬＫｉ（ｉは任意の自然数、図
４ではＣＬＫ１１，１２，…，１ｎのｎ個が示される）
毎に、それぞれ分周比の異なる分周回路１０（１１，１
２，…，１ｎ）が用意されていた。そして、分周回路１
０によってクロック信号ＣＬＫｉがそれぞれ分周された
分周信号は、セレクタ信号ＳＥＬ１〜Ｍを制御入力端に
入力するセレクタ２０によって選択され、特定の周波数
の出力クロック信号とされていた。
【０００４】
【発明が解決しようとする課題】この従来の周波数の異
なる複数の入力クロック信号を使用した分周器において
は、設計の段階で予測される、使用周波数の種類と等し
い数の分周回路を持たなければならない。そのため、も
し用意された周波数のクロック信号が使われなければ、
そのための分周回路は無駄となり、分周回路の使用効率
が悪くなるという欠点があった。逆に、設計の段階で設
定しなかった周波数の入力クロック信号は使えないため
、この様に設計された分周器は、他の装置への流用性に
乏しい。
なる複数の入力クロック信号を使用した分周器において
は、設計の段階で予測される、使用周波数の種類と等し
い数の分周回路を持たなければならない。そのため、も
し用意された周波数のクロック信号が使われなければ、
そのための分周回路は無駄となり、分周回路の使用効率
が悪くなるという欠点があった。逆に、設計の段階で設
定しなかった周波数の入力クロック信号は使えないため
、この様に設計された分周器は、他の装置への流用性に
乏しい。
【０００５】また、出力クロック信号のデューティ比が
規格として定められている場合には、個々の分周回路に
より得られる出力クロック信号のデューティ比は、個々
の分周回路内で既に調整されていなければならない。従
って、例えばデューティ比５０％の出力クロック信号が
要求されている場合には、個々の分周回路にデューティ
比調整のための信号処理部が必要となる。このように従
来の分周器は個々の分周回路が複雑なものとなる欠点が
あった。
規格として定められている場合には、個々の分周回路に
より得られる出力クロック信号のデューティ比は、個々
の分周回路内で既に調整されていなければならない。従
って、例えばデューティ比５０％の出力クロック信号が
要求されている場合には、個々の分周回路にデューティ
比調整のための信号処理部が必要となる。このように従
来の分周器は個々の分周回路が複雑なものとなる欠点が
あった。
【０００６】
【課題を解決するための手段】本発明の分周器は、外部
から設定可能な初期値を設定・保持する初期値設定部と
、クロック信号を計数し前記クロック信号の計数値が最
大値まで計数されると前記初期値に戻って再び計数を行
うカウンタと、外部から設定可能の閾値を設定・保持す
る閾値設定部と、前記閾値から前記カウンタの現在の計
数値を減算し減算結果を正負の信号として出力する減算
器部と、前記正負の信号と前記クロック信号の入力によ
り前記正負の信号の正または負の期間のみパルス信号を
出力するフリップフロップ回路と、前記パルス信号を前
記クロック信号の半周期だけ引伸し周期調整パルス信号
とするデューティー調整部と、前記パルス信号あるいは
前記周期調整パルス信号のいずれかを選択して出力する
セレクタとを備えている。
から設定可能な初期値を設定・保持する初期値設定部と
、クロック信号を計数し前記クロック信号の計数値が最
大値まで計数されると前記初期値に戻って再び計数を行
うカウンタと、外部から設定可能の閾値を設定・保持す
る閾値設定部と、前記閾値から前記カウンタの現在の計
数値を減算し減算結果を正負の信号として出力する減算
器部と、前記正負の信号と前記クロック信号の入力によ
り前記正負の信号の正または負の期間のみパルス信号を
出力するフリップフロップ回路と、前記パルス信号を前
記クロック信号の半周期だけ引伸し周期調整パルス信号
とするデューティー調整部と、前記パルス信号あるいは
前記周期調整パルス信号のいずれかを選択して出力する
セレクタとを備えている。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００８】図１は本発明による分周器の一実施例のブ
ロック図である。図１の任意の周波数のクロック信号Ｃ
ＬＫを分周する分周器について、図２に示す実施例の動
作説明図を参照して説明する。
ロック図である。図１の任意の周波数のクロック信号Ｃ
ＬＫを分周する分周器について、図２に示す実施例の動
作説明図を参照して説明する。
【０００９】カウンタ１は、入力される周期Ｔｉのクロ
ック信号ＣＬＫを計数し、クロック信号ＣＬＫの計数値
が最大値まで計数されると、初期値設定部２によって設
定された初期値Ａに戻って再び計数を行う。初期値設定
部２は、外部から入力される任意のクロック信号ＣＬＫ
１とシリアル信号ＳＥＴ１によって初期値Ａを設定・保
持し、カウンタ１に読み込ませる。閾値設定部３は、外
部から入力される任意のクロック信号ＣＬＫ２とシリア
ル信号ＳＥＴ２によって閾値Ｂを設定・保持し、減算器
部４に読み込ませる。減算基部４は、閾値設定部３から
読み込まれた閾値Ｂからカウンタ１の現在の計数値Ｃを
減算し、減算結果を正負の信号Ｄとして出力する。フリ
ップフロップ回路７は、減算器部４からの正負の信号Ｄ
とクロック信号ＣＬＫの入力により、正負の信号Ｄの正
の期間のみパルス信号Ｅを出力する。パルス信号Ｅのデ
ューティ比（カウンタ１の１計数期間Ｔ０におけるパル
ス信号Ｅの存在する期間Ｔ１、即ちＴ１／Ｔ０をいう）
は、閾値Ｂの増大／減少により、減少／増大する。又、
パルス信号Ｅは、場合により、正負の信号Ｄが負の期間
のみ出力されてもよい。
ック信号ＣＬＫを計数し、クロック信号ＣＬＫの計数値
が最大値まで計数されると、初期値設定部２によって設
定された初期値Ａに戻って再び計数を行う。初期値設定
部２は、外部から入力される任意のクロック信号ＣＬＫ
１とシリアル信号ＳＥＴ１によって初期値Ａを設定・保
持し、カウンタ１に読み込ませる。閾値設定部３は、外
部から入力される任意のクロック信号ＣＬＫ２とシリア
ル信号ＳＥＴ２によって閾値Ｂを設定・保持し、減算器
部４に読み込ませる。減算基部４は、閾値設定部３から
読み込まれた閾値Ｂからカウンタ１の現在の計数値Ｃを
減算し、減算結果を正負の信号Ｄとして出力する。フリ
ップフロップ回路７は、減算器部４からの正負の信号Ｄ
とクロック信号ＣＬＫの入力により、正負の信号Ｄの正
の期間のみパルス信号Ｅを出力する。パルス信号Ｅのデ
ューティ比（カウンタ１の１計数期間Ｔ０におけるパル
ス信号Ｅの存在する期間Ｔ１、即ちＴ１／Ｔ０をいう）
は、閾値Ｂの増大／減少により、減少／増大する。又、
パルス信号Ｅは、場合により、正負の信号Ｄが負の期間
のみ出力されてもよい。
【００１０】上述した図１の回路によって、クロック信
号ＣＬＫが（Ｔｉ／Ｔ０）の比で分周された出力クロッ
ク信号が得られる。そして、デューティー比も、閾値Ｂ
を調整することにより、ほぼ希望の値に設定することが
できる。
号ＣＬＫが（Ｔｉ／Ｔ０）の比で分周された出力クロッ
ク信号が得られる。そして、デューティー比も、閾値Ｂ
を調整することにより、ほぼ希望の値に設定することが
できる。
【００１１】次に分周比がどのような値であってもデュ
ーティ比５０％の出力クロック信号を得る回路について
説明する。
ーティ比５０％の出力クロック信号を得る回路について
説明する。
【００１２】図１の減算器４に関して、閾値Ｂの設定に
より偶数分周のときは正負の信号Ｄの正と負の期間を等
しくできる。従って、フリップフロップ回路７からデュ
ーティー比５０％のパルス信号Ｅが得られるが、奇数分
周のときは半クロック分の位相差が生じ、デューティー
比５０％の出力が得られない。これは偶数分周のときは
カウンタ１のカウント数２ｍ（ｍは自然数）をｍ＋ｍに
分割し、ｍを閾値Ｂとすることでデューティー比５０％
のパルス信号Ｅが実現できるが、奇数分周ではカウント
数２ｍ＋１に対し閾値Ｂがｍ又はｍ＋１となり、入力ク
ロック信号ＣＬＫの半クロック分（時間Ｔｉ／２）の過
不足が生じるからである。そのため奇数分周のときにも
、偶数分周のときと同様にデューティー比５０％の出力
クロック信号を得るために、図１の実施例ではデューテ
ィー調整部６を備えている。デューティー調整部６は、
２ｍ＋１（ｍは自然数）分周のとき閾値Ｂをｍとすると
、そのときのフリップフロップ回路７からのパルス信号
Ｅをクロック信号ＣＬＫの半クロック分（Ｔｉ／２）引
伸ばし、周期調整パルス信号Ｆとする。図１の分周器は
、出力クロック信号として偶数分周時にはパルス信号Ｅ
を、奇数分周時にはデューティー調整部６からの周期調
整パルス信号Ｆを、セレクタ５によって選択する。通常
カウンタ１の最大値は、回路実現上２のべき乗の値に設
定されるため、偶数分周か奇数分周かは初期値Ａが偶数
か奇数かにより決まる。したがって、セレクタ５への選
択信号には、図１に示されるように、初期値設定部２の
保持する初期値Ａの最下位桁の論理をあてると都合が良
い。
より偶数分周のときは正負の信号Ｄの正と負の期間を等
しくできる。従って、フリップフロップ回路７からデュ
ーティー比５０％のパルス信号Ｅが得られるが、奇数分
周のときは半クロック分の位相差が生じ、デューティー
比５０％の出力が得られない。これは偶数分周のときは
カウンタ１のカウント数２ｍ（ｍは自然数）をｍ＋ｍに
分割し、ｍを閾値Ｂとすることでデューティー比５０％
のパルス信号Ｅが実現できるが、奇数分周ではカウント
数２ｍ＋１に対し閾値Ｂがｍ又はｍ＋１となり、入力ク
ロック信号ＣＬＫの半クロック分（時間Ｔｉ／２）の過
不足が生じるからである。そのため奇数分周のときにも
、偶数分周のときと同様にデューティー比５０％の出力
クロック信号を得るために、図１の実施例ではデューテ
ィー調整部６を備えている。デューティー調整部６は、
２ｍ＋１（ｍは自然数）分周のとき閾値Ｂをｍとすると
、そのときのフリップフロップ回路７からのパルス信号
Ｅをクロック信号ＣＬＫの半クロック分（Ｔｉ／２）引
伸ばし、周期調整パルス信号Ｆとする。図１の分周器は
、出力クロック信号として偶数分周時にはパルス信号Ｅ
を、奇数分周時にはデューティー調整部６からの周期調
整パルス信号Ｆを、セレクタ５によって選択する。通常
カウンタ１の最大値は、回路実現上２のべき乗の値に設
定されるため、偶数分周か奇数分周かは初期値Ａが偶数
か奇数かにより決まる。したがって、セレクタ５への選
択信号には、図１に示されるように、初期値設定部２の
保持する初期値Ａの最下位桁の論理をあてると都合が良
い。
【００１３】尚、デューティー調整部６は、図１に示す
ように、フリップフロップ回路と論理回路を組合せ、パ
ルス信号Ｅとクロック信号ＣＬＫを入力することにより
、容易く構成できる。
ように、フリップフロップ回路と論理回路を組合せ、パ
ルス信号Ｅとクロック信号ＣＬＫを入力することにより
、容易く構成できる。
【００１４】次に、図３の分周比の設定変更の説明図を
参照して図１の実施例の分周比設定変更方法について説
明する。
参照して図１の実施例の分周比設定変更方法について説
明する。
【００１５】最初に、図３（ａ）のように初期値Ａ１，
閾値Ｂ１の状態で、ある分周比のデューティー５０％の
出力クロック信号を出力する分周器が構成されていると
する。図において、最大値はカウンタ１の計数できる最
大の数値であり、本実施例の分周器はこの数値以下の全
ての分周比をもつことができる。図３（ａ）の設定から
さらに分周比の小さい分周器へと変えることを考える。 図３（ｂ）に示すように、初期値Ａ２を初期値Ａ１より
大きく設定することで、カウンタ１の計数値が減り、１
計数期間Ｔ０が減少することで分周比が小さくなる。こ
のときの出力クロック信号のデューティー比は、閾値Ｂ
２が閾値Ｂ１のままでは５０％より大きくなる。これを
再び５０％にするには、閾値Ｂ２を初期値Ａ２と最大値
を加えた値の１／２に設定する。
閾値Ｂ１の状態で、ある分周比のデューティー５０％の
出力クロック信号を出力する分周器が構成されていると
する。図において、最大値はカウンタ１の計数できる最
大の数値であり、本実施例の分周器はこの数値以下の全
ての分周比をもつことができる。図３（ａ）の設定から
さらに分周比の小さい分周器へと変えることを考える。 図３（ｂ）に示すように、初期値Ａ２を初期値Ａ１より
大きく設定することで、カウンタ１の計数値が減り、１
計数期間Ｔ０が減少することで分周比が小さくなる。こ
のときの出力クロック信号のデューティー比は、閾値Ｂ
２が閾値Ｂ１のままでは５０％より大きくなる。これを
再び５０％にするには、閾値Ｂ２を初期値Ａ２と最大値
を加えた値の１／２に設定する。
【００１６】
【発明の効果】以上説明したように本発明は、カウンタ
を主構成要素とする１台の分周器に、分周比設定手段と
デューティー比調整手段とを付加することによって、カ
ウンタの計数能力内で全ての分周比ならびに出力クロッ
ク信号のデューティー比調整を実現でき、特に実現でき
る全ての分周比において出力クロック信号のデューティ
ー比を５０％に調整できるという効果を有する。
を主構成要素とする１台の分周器に、分周比設定手段と
デューティー比調整手段とを付加することによって、カ
ウンタの計数能力内で全ての分周比ならびに出力クロッ
ク信号のデューティー比調整を実現でき、特に実現でき
る全ての分周比において出力クロック信号のデューティ
ー比を５０％に調整できるという効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】実施例の動作説明図である。
【図３】実施例の分周比の設定変更の説明図である。
【図４】従来例のブロック図である。
１ カウンタ
２ 初期値設定部
３ 閾値設定部
４ 減算器部
５ セレクタ
６ デューティー調整部
７ フリップフロップ回路
１０，１１〜１ｎ 分周回路
２０ セレクタ
Claims (1)
- 【請求項１】 外部から設定可能な初期値を設定・保
持する初期値設定部と、クロック信号を計数し前記クロ
ック信号の計数値が最大値まで計数されると前記初期値
に戻って再び計数を行うカウンタと、外部から設定可能
の閾値を設定・保持する閾値設定部と、前記閾値から前
記カウンタの現在の計数値を減算し減算結果を正負の信
号として出力する減算器部と、前記正負の信号と前記ク
ロック信号の入力により前記正負の信号の正または負の
期間のみパルス信号を出力するフリップフロップ回路と
、前記パルス信号を前記クロック信号の半周期だけ引伸
し周期調整パルス信号とするデューティー調整部と、前
記パルス信号あるいは前記周期調整パルス信号のいずれ
かを選択して出力するセレクタとを備えることを特徴と
する分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7808991A JPH04312016A (ja) | 1991-04-11 | 1991-04-11 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7808991A JPH04312016A (ja) | 1991-04-11 | 1991-04-11 | 分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312016A true JPH04312016A (ja) | 1992-11-04 |
Family
ID=13652126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7808991A Pending JPH04312016A (ja) | 1991-04-11 | 1991-04-11 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007074636A (ja) * | 2005-09-09 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 整数分周回路 |
-
1991
- 1991-04-11 JP JP7808991A patent/JPH04312016A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007074636A (ja) * | 2005-09-09 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 整数分周回路 |
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