JPH04312148A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH04312148A JPH04312148A JP3078067A JP7806791A JPH04312148A JP H04312148 A JPH04312148 A JP H04312148A JP 3078067 A JP3078067 A JP 3078067A JP 7806791 A JP7806791 A JP 7806791A JP H04312148 A JPH04312148 A JP H04312148A
- Authority
- JP
- Japan
- Prior art keywords
- register
- memory
- contents
- address register
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置に関し、特に
メモリのクリアおよびメモリの診断に関する。
メモリのクリアおよびメモリの診断に関する。
【０００２】
【従来の技術】従来、この種の記憶装置は、外部バスか
らコマンドをデコードしてメモリに対して読出しまたは
書込みを行っている。この記憶装置にあるアドレス範囲
のメモリクリアを行おうとした場合、外部プロセッサか
らのコマンドで１アドレスずつＡＬＬ“０”のデータの
書込みを行い、メモリクリアを行っている。
らコマンドをデコードしてメモリに対して読出しまたは
書込みを行っている。この記憶装置にあるアドレス範囲
のメモリクリアを行おうとした場合、外部プロセッサか
らのコマンドで１アドレスずつＡＬＬ“０”のデータの
書込みを行い、メモリクリアを行っている。
【０００３】また、この種の記憶装置は、外部バスから
コマンド・データ・アドレスを入力し、コマンドをデコ
ードしてメモリに対して読出しまたは書込みを行ってい
る。この記憶装置に対して診断を行う場合、外部プロセ
ッサからのコマンドで書込みを行った後、読出しを行い
、その状態を外部プロセッサ自身が調べて診断をしてい
る。
コマンド・データ・アドレスを入力し、コマンドをデコ
ードしてメモリに対して読出しまたは書込みを行ってい
る。この記憶装置に対して診断を行う場合、外部プロセ
ッサからのコマンドで書込みを行った後、読出しを行い
、その状態を外部プロセッサ自身が調べて診断をしてい
る。
【０００４】
【発明が解決しようとする課題】上述したように従来の
記憶装置は、メモリの１つのアドレスに対して１つのデ
ータ書込みを行うようになっているので、あるメモリ範
囲のメモリのクリアを行おうとした場合、対象とする全
てのアドレスに対して書込み命令の実行が必要となり、
メモリのクリアに長時間を要するという欠点がある。
記憶装置は、メモリの１つのアドレスに対して１つのデ
ータ書込みを行うようになっているので、あるメモリ範
囲のメモリのクリアを行おうとした場合、対象とする全
てのアドレスに対して書込み命令の実行が必要となり、
メモリのクリアに長時間を要するという欠点がある。
【０００５】また、従来の記憶装置は、メモリの１つの
アドレスに対して１つのデータの読出しまたは書込みを
行うようになっているので、あるメモリ範囲の診断を行
おうとした場合、対象とする全てのアドレスに対して書
込み命令を実行した後、読出しの命令の実行を行わなけ
ればならないため、メモリの診断に長時間を要するとい
う欠点がある。
アドレスに対して１つのデータの読出しまたは書込みを
行うようになっているので、あるメモリ範囲の診断を行
おうとした場合、対象とする全てのアドレスに対して書
込み命令を実行した後、読出しの命令の実行を行わなけ
ればならないため、メモリの診断に長時間を要するとい
う欠点がある。
【０００６】第一の発明の目的は、スタート・アドレス
・レジスタとエンド・アドレス・レジスタとの内容を比
較回路で比較し、スタート・アドレス・レジスタが示す
アドレスからエンド・アドレス・レジスタが示すアドレ
スまでの全てのアドレスに対して連続してメモリへの書
込みを行い、メモリクリアを行うことにより、上記の欠
点を解消し、対象とするメモリ範囲のメモリクリアを１
命令で高速に処理できる記憶装置を提供することにある
。
・レジスタとエンド・アドレス・レジスタとの内容を比
較回路で比較し、スタート・アドレス・レジスタが示す
アドレスからエンド・アドレス・レジスタが示すアドレ
スまでの全てのアドレスに対して連続してメモリへの書
込みを行い、メモリクリアを行うことにより、上記の欠
点を解消し、対象とするメモリ範囲のメモリクリアを１
命令で高速に処理できる記憶装置を提供することにある
。
【０００７】また、第二の発明の目的は、スタート・ア
ドレス・レジスタが示すアドレスからエンド・アドレス
・レジスタが示すアドレスまでの全てのアドレスに対し
て書込みデータ・レジスタの内容をＲＡＭに書込んだ後
、読出して読出しデータ・レジスタに格納し、書込みデ
ータ・レジスタと読出しデータ・レジスタとの内容を比
較回路で比較してメモリテストを行うことにより、上記
の欠点を解消し、対象とするメモリの診断を１命令で高
速に処理できる記憶装置を提供することにある。
ドレス・レジスタが示すアドレスからエンド・アドレス
・レジスタが示すアドレスまでの全てのアドレスに対し
て書込みデータ・レジスタの内容をＲＡＭに書込んだ後
、読出して読出しデータ・レジスタに格納し、書込みデ
ータ・レジスタと読出しデータ・レジスタとの内容を比
較回路で比較してメモリテストを行うことにより、上記
の欠点を解消し、対象とするメモリの診断を１命令で高
速に処理できる記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】第一の発明の記憶装置は
、外部バスからのスタート・アドレスを格納するスター
ト・アドレス・レジスタと、外部バスからのエンド・ア
ドレスを格納するエンド・アドレス・レジスタと、スタ
ート・アドレス・レジスタとエンド・アドレス・レジス
タの内容を比較する比較回路と、比較回路で比較結果が
一致しなければスタート・アドレス・レジスタの値を１
つ加算して次の動作に移る加算回路と、比較回路による
比較結果が一致したならばメモリアクセスが終了したこ
とを報告するメモリアクセス終了報告フリップフロップ
とを有している。
、外部バスからのスタート・アドレスを格納するスター
ト・アドレス・レジスタと、外部バスからのエンド・ア
ドレスを格納するエンド・アドレス・レジスタと、スタ
ート・アドレス・レジスタとエンド・アドレス・レジス
タの内容を比較する比較回路と、比較回路で比較結果が
一致しなければスタート・アドレス・レジスタの値を１
つ加算して次の動作に移る加算回路と、比較回路による
比較結果が一致したならばメモリアクセスが終了したこ
とを報告するメモリアクセス終了報告フリップフロップ
とを有している。
【０００９】第二の発明の記憶装置は、上記第一の発明
の記憶装置に、外部バスからのデータを格納する書込み
データ・レジスタと、メモリから読出したデータを格納
する読出しデータ・レジスタと、書込みデータ・レジス
タの内容と読出しデータ・レジスタの内容とを比較する
第二の比較回路と、メモリへの書込み指示制御および読
出し指示制御と書込み・読出しの切換え制御を行うメモ
リアクセス制御回路とを追加し、メモリアクセス制御回
路の制御により書込みデータ・レジスタの内容をメモリ
に格納した後、再びメモリより読出して読出しデータ・
レジスタに格納し、第二の比較回路での比較結果が一致
しなければ、メモリエラーとして報告し、スタート・ア
ドレス・レジスタの内容とエンド・アドレス・レジスタ
の内容を比較回路によって比較した結果が一致すれば、
メモリ・アクセス終了報告フリップフロップをセットし
、メモリアクセスを終了している。
の記憶装置に、外部バスからのデータを格納する書込み
データ・レジスタと、メモリから読出したデータを格納
する読出しデータ・レジスタと、書込みデータ・レジス
タの内容と読出しデータ・レジスタの内容とを比較する
第二の比較回路と、メモリへの書込み指示制御および読
出し指示制御と書込み・読出しの切換え制御を行うメモ
リアクセス制御回路とを追加し、メモリアクセス制御回
路の制御により書込みデータ・レジスタの内容をメモリ
に格納した後、再びメモリより読出して読出しデータ・
レジスタに格納し、第二の比較回路での比較結果が一致
しなければ、メモリエラーとして報告し、スタート・ア
ドレス・レジスタの内容とエンド・アドレス・レジスタ
の内容を比較回路によって比較した結果が一致すれば、
メモリ・アクセス終了報告フリップフロップをセットし
、メモリアクセスを終了している。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】まず、第一の発明の実施例について図面を
参照して説明する。
参照して説明する。
【００１２】図１は第一の発明の一実施例の記憶装置の
ブロック図である。
ブロック図である。
【００１３】図１において、本第一の発明の実施例の記
憶装置３０は、バス１００からのコマンド１０１を格納
するコマンド・レジスタ１と、コマンド・レジスタ１の
コマンド出力をデコードするデコーダ２と、バス１００
からのスタート・アドレス１０２を格納するスタート・
アドレス・レジスタ３と、バス１００からのエンド・ア
ドレス１０２を格納するエンド・アドレス・レジスタ４
と、スタート・アドレス・レジスタ３の値を１つ加算す
る加算回路５と、スタート・アドレス・レジスタ３とエ
ンド・アドレス・レジスタ４の内容を比較する比較回路
ａ６と、比較回路ａ６による比較の結果が一致したなら
ばメモリ・アクセスが終了したことを報告するメモリ・
アクセス終了報告Ｆ／Ｆ７と、ＲＡＭ１０への書込み指
示制御および読出し指示制御と書込み読出しの切換え制
御を行うメモリ・アクセス制御回路８と、バス１００か
らのデータ１０３を格納する書込みデータ・レジスタ９
と、書込みデータ・レジスタ９の出力データを格納する
ＲＡＭ１０とで構成され、プロセッサ２０と接続されて
いる。
憶装置３０は、バス１００からのコマンド１０１を格納
するコマンド・レジスタ１と、コマンド・レジスタ１の
コマンド出力をデコードするデコーダ２と、バス１００
からのスタート・アドレス１０２を格納するスタート・
アドレス・レジスタ３と、バス１００からのエンド・ア
ドレス１０２を格納するエンド・アドレス・レジスタ４
と、スタート・アドレス・レジスタ３の値を１つ加算す
る加算回路５と、スタート・アドレス・レジスタ３とエ
ンド・アドレス・レジスタ４の内容を比較する比較回路
ａ６と、比較回路ａ６による比較の結果が一致したなら
ばメモリ・アクセスが終了したことを報告するメモリ・
アクセス終了報告Ｆ／Ｆ７と、ＲＡＭ１０への書込み指
示制御および読出し指示制御と書込み読出しの切換え制
御を行うメモリ・アクセス制御回路８と、バス１００か
らのデータ１０３を格納する書込みデータ・レジスタ９
と、書込みデータ・レジスタ９の出力データを格納する
ＲＡＭ１０とで構成され、プロセッサ２０と接続されて
いる。
【００１４】次に、通常の書込み動作について説明する
。
。
【００１５】プロセッサ２０からのコマンド・アドレス
・データをバス１００を経由して入力すると、コマンド
・レジスタ１、スタート・アドレス・レジスタ３、書込
みデータ・レジスタ９にそれぞれ格納する。
・データをバス１００を経由して入力すると、コマンド
・レジスタ１、スタート・アドレス・レジスタ３、書込
みデータ・レジスタ９にそれぞれ格納する。
【００１６】コマンド・レジスタ１の出力は、デコーダ
２によってデコードされ、メモリ・アクセス制御回路８
に書込み命令であることが伝えられる。
２によってデコードされ、メモリ・アクセス制御回路８
に書込み命令であることが伝えられる。
【００１７】メモリ・アクセス制御回路８は、ＲＡＭ１
０に対して書込み指示を行い、スタート・アドレス・レ
ジスタ３が示すアドレスに対して書込みデータ・レジス
タ９のデータがＲＡＭ１０に書込まれる。
０に対して書込み指示を行い、スタート・アドレス・レ
ジスタ３が示すアドレスに対して書込みデータ・レジス
タ９のデータがＲＡＭ１０に書込まれる。
【００１８】書込み動作が終了すると、メモリ・アクセ
ス終了報告Ｆ／Ｆ７をセットし、メモリ・アクセスを終
了する。
ス終了報告Ｆ／Ｆ７をセットし、メモリ・アクセスを終
了する。
【００１９】次に、メモリクリア動作について説明する
。
。
【００２０】プロセッサ２０からメモリクリア命令がバ
ス１００を経由してコマンド・レジスタ１に格納される
と、デコーダ２によって命令がデコードされ、処理を開
始する。命令はアドレス範囲を指定しているため、２回
に分けてバス１００からアドレスが入力され、それぞれ
スタート・アドレス・レジスタ３とエンド・アドレス・
レジスタ４に格納される。
ス１００を経由してコマンド・レジスタ１に格納される
と、デコーダ２によって命令がデコードされ、処理を開
始する。命令はアドレス範囲を指定しているため、２回
に分けてバス１００からアドレスが入力され、それぞれ
スタート・アドレス・レジスタ３とエンド・アドレス・
レジスタ４に格納される。
【００２１】また、メモリに書込むべきデータ１０３を
バス１００を経由して書込みデータ・レジスタ９にデー
タ１０３を格納する。
バス１００を経由して書込みデータ・レジスタ９にデー
タ１０３を格納する。
【００２２】メモリ・アクセス制御回路８は、コマンド
がクリア命令であるため、ＲＡＭ１０に対して書込み指
示が出される。ＲＡＭ１０は書込み指示が出ているので
、スタート・アドレス・レジスタ３が示すアドレスに対
して書込みデータ・レジスタ９のデータが書込まれる。
がクリア命令であるため、ＲＡＭ１０に対して書込み指
示が出される。ＲＡＭ１０は書込み指示が出ているので
、スタート・アドレス・レジスタ３が示すアドレスに対
して書込みデータ・レジスタ９のデータが書込まれる。
【００２３】スタート・アドレス・レジスタ３の内容は
、加算回路５によってインクリメントして再びスタート
・アドレス・レジスタ３に格納する。
、加算回路５によってインクリメントして再びスタート
・アドレス・レジスタ３に格納する。
【００２４】スタート・アドレス・レジスタ３の内容と
エンド・アドレス・レジスタ４の内容を比較回路ａ６で
比較して一致していなければ、再度メモリ・アクセク制
御回路８より書込み指示が出され、ＲＡＭ１０にデータ
が書込まれる。
エンド・アドレス・レジスタ４の内容を比較回路ａ６で
比較して一致していなければ、再度メモリ・アクセク制
御回路８より書込み指示が出され、ＲＡＭ１０にデータ
が書込まれる。
【００２５】また、比較して一致すれば、対象となる全
てのアドレスに対してアクセスが行われたことになるの
で、メモリ・アクセス制御回路８に対して書込み動作を
終了させ、メモリ・アクセス終了報告Ｆ／Ｆ７をセット
し、メモリ・アクセスを終了する。
てのアドレスに対してアクセスが行われたことになるの
で、メモリ・アクセス制御回路８に対して書込み動作を
終了させ、メモリ・アクセス終了報告Ｆ／Ｆ７をセット
し、メモリ・アクセスを終了する。
【００２６】次に、第二の発明の実施例について図面を
参照して説明する。
参照して説明する。
【００２７】図２は第二の発明の一実施例の記憶装置の
ブロック図である。
ブロック図である。
【００２８】図２において、本第二の発明の実施例の記
憶装置３０は、バス１００からのコマンド１０１を格納
するコマンド・レジスタ１と、コマンド・レジスタ１の
コマンド出力をデコードするデコーダ２と、バス１００
からのスタート・アドレス１０２を格納するスタート・
アドレス・レジスタ３と、バス１００からのエンド・ア
ドレス１０２を格納するエンド・アドレス・レジスタ４
と、スタート・アドレス・レジスタ３の値を１つ加算す
る加算回路５と、スタート・アドレス・レジスタ３とエ
ンド・アドレス・レジスタ４の内容を比較する比較回路
ａ６と、比較回路ａ６による比較の結果が一致したなら
ばメモリ・アクセスが終了したことを報告するメモリ・
アクセス終了報告Ｆ／Ｆ７と、ＲＡＭ１０への書込み指
示制御および読出し指示制御と書込み読出しの切換え制
御を行うメモリ・アクセス制御回路８と、バス１００か
らのデータ１０３を格納する書込みデータ・レジスタ９
と、書込みデータ・レジスタ９の出力データを格納する
ＲＡＭ１０と、ＲＡＭ１０からの読出しデータを格納す
る読出しデータ・レジスタ１１と、書込みデータ・レジ
スタ９と読出しデータ・レジスタ１１の内容を比較する
比較回路ｂ１２とで構成され、プロセッサ２０と接続さ
れている。
憶装置３０は、バス１００からのコマンド１０１を格納
するコマンド・レジスタ１と、コマンド・レジスタ１の
コマンド出力をデコードするデコーダ２と、バス１００
からのスタート・アドレス１０２を格納するスタート・
アドレス・レジスタ３と、バス１００からのエンド・ア
ドレス１０２を格納するエンド・アドレス・レジスタ４
と、スタート・アドレス・レジスタ３の値を１つ加算す
る加算回路５と、スタート・アドレス・レジスタ３とエ
ンド・アドレス・レジスタ４の内容を比較する比較回路
ａ６と、比較回路ａ６による比較の結果が一致したなら
ばメモリ・アクセスが終了したことを報告するメモリ・
アクセス終了報告Ｆ／Ｆ７と、ＲＡＭ１０への書込み指
示制御および読出し指示制御と書込み読出しの切換え制
御を行うメモリ・アクセス制御回路８と、バス１００か
らのデータ１０３を格納する書込みデータ・レジスタ９
と、書込みデータ・レジスタ９の出力データを格納する
ＲＡＭ１０と、ＲＡＭ１０からの読出しデータを格納す
る読出しデータ・レジスタ１１と、書込みデータ・レジ
スタ９と読出しデータ・レジスタ１１の内容を比較する
比較回路ｂ１２とで構成され、プロセッサ２０と接続さ
れている。
【００２９】次に、通常の書込み動作について説明する
。
。
【００３０】プロセッサ２０からのコマンド・アドレス
・データをバス１００を経由して入力すると、コマンド
・レジスタ１、スタート・アドレス・レジスタ３、書込
みデータ・レジスタ９にそれぞれ格納する。
・データをバス１００を経由して入力すると、コマンド
・レジスタ１、スタート・アドレス・レジスタ３、書込
みデータ・レジスタ９にそれぞれ格納する。
【００３１】コマンド・レジスタ１の出力は、デコーダ
２によってデコードされ、メモリ・アクセス制御回路８
に書込み命令であることが伝えられる。
２によってデコードされ、メモリ・アクセス制御回路８
に書込み命令であることが伝えられる。
【００３２】メモリ・アクセス制御回路８は、ＲＡＭ１
０に対して書込み指示を行い、スタート・アドレス・レ
ジスタ３が示すアドレスに対して書込みデータ・レジス
タ９のデータがＲＡＭ１０に書込まれる。
０に対して書込み指示を行い、スタート・アドレス・レ
ジスタ３が示すアドレスに対して書込みデータ・レジス
タ９のデータがＲＡＭ１０に書込まれる。
【００３３】書込み動作が終了すると、メモリ・アクセ
ス終了報告Ｆ／Ｆ７をセットし、メモリ・アクセスを終
了する。
ス終了報告Ｆ／Ｆ７をセットし、メモリ・アクセスを終
了する。
【００３４】次に、通常の読出し動作について説明する
。
。
【００３５】プロセッサ２０からコマンド・アドレスを
バス１００を経由して入力すると、コマンド・レジスタ
１、スタート・アドレス・レジスタ３にそれぞれ格納す
る。
バス１００を経由して入力すると、コマンド・レジスタ
１、スタート・アドレス・レジスタ３にそれぞれ格納す
る。
【００３６】コマンド・レジスタ１の出力は、デコーダ
２によってデコードされ、メモリアクセス制御回路８に
読出し命令であることが伝えられる。
２によってデコードされ、メモリアクセス制御回路８に
読出し命令であることが伝えられる。
【００３７】メモリアクセス制御回路８は、ＲＡＭ１０
に対して読出し指示を行い、スタート・アドレス・レジ
スタ３が示すアドレスに対するデータをＲＡＭ１０より
読出し、読出しレジスタ１１に格納する。読出しレジス
タ１１の内容をバス１００に出力し、読出し動作を終了
すると、メモリアクセス終了報告Ｆ／Ｆ７をセットし、
メモリアクセスを終了する。
に対して読出し指示を行い、スタート・アドレス・レジ
スタ３が示すアドレスに対するデータをＲＡＭ１０より
読出し、読出しレジスタ１１に格納する。読出しレジス
タ１１の内容をバス１００に出力し、読出し動作を終了
すると、メモリアクセス終了報告Ｆ／Ｆ７をセットし、
メモリアクセスを終了する。
【００３８】次に、範囲指定のメモリ診断動作について
説明する。
説明する。
【００３９】プロセッサ２０からメモリ診断命令がバス
１００を経由してコマンド・レジスタ１に格納されると
、デコーダ２によって命令がデコードされ、処理を開始
する。命令はアドレス範囲を指定しているため、２回に
分けてバス１００からアドレスが入力され、アドレスは
それぞれスタート・アドレス・レジスタ３とエンド・ア
ドレス・レジスタ４に格納される。
１００を経由してコマンド・レジスタ１に格納されると
、デコーダ２によって命令がデコードされ、処理を開始
する。命令はアドレス範囲を指定しているため、２回に
分けてバス１００からアドレスが入力され、アドレスは
それぞれスタート・アドレス・レジスタ３とエンド・ア
ドレス・レジスタ４に格納される。
【００４０】また、メモリに書込むべき診断用のデータ
１０３をバス１００を経由して書込みデータ・レジスタ
９にデータ１０３を格納する。
１０３をバス１００を経由して書込みデータ・レジスタ
９にデータ１０３を格納する。
【００４１】メモリ・アクセス制御回路８は、診断命令
であることがデコーダ２により指定されると、スタート
・アドレス・レジスタ３が示すアドレスに対して書込み
データ・レジスタ９のデータをＲＡＭ１０に書込み指示
を行う。続いて、メモリアクセス制御回路８は、書込み
指示を読出し指示に切換え、ＲＡＭ１０より今書込んだ
データを読出して読出しデータレジスタ１１に格納する
。
であることがデコーダ２により指定されると、スタート
・アドレス・レジスタ３が示すアドレスに対して書込み
データ・レジスタ９のデータをＲＡＭ１０に書込み指示
を行う。続いて、メモリアクセス制御回路８は、書込み
指示を読出し指示に切換え、ＲＡＭ１０より今書込んだ
データを読出して読出しデータレジスタ１１に格納する
。
【００４２】次に、書込みデータレジスタ９と読出しデ
ータレジスタ１１の内容を比較回路ｂ１２で比較する。
ータレジスタ１１の内容を比較回路ｂ１２で比較する。
【００４３】比較の結果一致しなければ、メモリエラー
と判断し、その旨を要求元に報告する。
と判断し、その旨を要求元に報告する。
【００４４】スタート・アドレス・レジスタ３、比較回
路ｂ１２は、次のアドレスを加算回路５によって＋１さ
れた値が格納され、再び、ＲＡＭ１０への書込み、読出
し、比較を行う。これはスタート・アドレス・レジスタ
３とエンド・アドレス・レジスタ４の値が一致するまで
繰返し行われる。
路ｂ１２は、次のアドレスを加算回路５によって＋１さ
れた値が格納され、再び、ＲＡＭ１０への書込み、読出
し、比較を行う。これはスタート・アドレス・レジスタ
３とエンド・アドレス・レジスタ４の値が一致するまで
繰返し行われる。
【００４５】スタート・アドレス・レジスタ３の内容と
エンド・アドレス・レジスタ４の内容を比較回路ａ６に
よって比較した結果が一致すれば、対象となる全てのア
ドレスについてのメモリの診断を終了したことになるの
で、メモリ・アクセス終了報告Ｆ／Ｆ７をセットし、メ
モリ診断動作を終了する。
エンド・アドレス・レジスタ４の内容を比較回路ａ６に
よって比較した結果が一致すれば、対象となる全てのア
ドレスについてのメモリの診断を終了したことになるの
で、メモリ・アクセス終了報告Ｆ／Ｆ７をセットし、メ
モリ診断動作を終了する。
【００４６】
【発明の効果】以上説明したように、本発明の記憶装置
は、スタート・アドレス・レジスタとエンド・アドレス
・レジスタとの内容を比較回路で比較し、スタート・ア
ドレス・レジスタが示すアドレスからエンド・アドレス
・レジスタが示すアドレスまでの全てのアドレスに対し
て連続してメモリへの書込みを行い、メモリクリアを行
うことにより、対象とするメモリ範囲のメモリクリアを
１命令で高速に処理できるという効果がある。
は、スタート・アドレス・レジスタとエンド・アドレス
・レジスタとの内容を比較回路で比較し、スタート・ア
ドレス・レジスタが示すアドレスからエンド・アドレス
・レジスタが示すアドレスまでの全てのアドレスに対し
て連続してメモリへの書込みを行い、メモリクリアを行
うことにより、対象とするメモリ範囲のメモリクリアを
１命令で高速に処理できるという効果がある。
【００４７】また、スタート・アドレス・レジスタが示
すアドレスからエンド・アドレス・レジスタが示すアド
レスまでの全てのアドレスに対して書込みデータ・レジ
スタの内容をＲＡＭに書込んだ後、読出して読出しデー
タ・レジスタに格納し、書込みデータ・レジスタと読出
しデータ・レジスタとの内容を比較回路で比較してメモ
リテストを行うことにより、対象とするメモリの診断を
１命令で高速に処理できるという効果がある。
すアドレスからエンド・アドレス・レジスタが示すアド
レスまでの全てのアドレスに対して書込みデータ・レジ
スタの内容をＲＡＭに書込んだ後、読出して読出しデー
タ・レジスタに格納し、書込みデータ・レジスタと読出
しデータ・レジスタとの内容を比較回路で比較してメモ
リテストを行うことにより、対象とするメモリの診断を
１命令で高速に処理できるという効果がある。
【図１】第一の発明の一実施例の記憶装置のブロック図
である。
である。
【図２】第二の発明の一実施例の記憶装置のブロック図
である。
である。
１ コマンド・レジスタ
２ デコーダ
３ スタート・アドレス・レジスタ４ エ
ンド・アドレス・レジスタ５ 加算回路 ６ 比較回路ａ ７ メモリ・アクセス終了報告Ｆ／Ｆ８
メモリ・アクセス制御回路 ９ 書込みデータ・レジスタ １０ ＲＡＭ １１ 読出しデータ・レジスタ １２ 比較回路ｂ ２０ プロセッサ ３０ 記憶装置 １００ バス １０１ コマンド １０２ アドレス １０３ データ
ンド・アドレス・レジスタ５ 加算回路 ６ 比較回路ａ ７ メモリ・アクセス終了報告Ｆ／Ｆ８
メモリ・アクセス制御回路 ９ 書込みデータ・レジスタ １０ ＲＡＭ １１ 読出しデータ・レジスタ １２ 比較回路ｂ ２０ プロセッサ ３０ 記憶装置 １００ バス １０１ コマンド １０２ アドレス １０３ データ
Claims (2)
- 【請求項１】 外部バスからのスタート・アドレスを
格納するスタート・アドレス・レジスタと、前記外部バ
スからのエンド・アドレスを格納するエンド・アドレス
・レジスタと、前記スタート・アドレス・レジスタと前
記エンド・アドレス・レジスタの内容を比較する比較回
路と、前記比較回路で比較結果が一致しなければ前記ス
タート・アドレス・レジスタの値を１つ加算して次の動
作に移る加算回路と、前記比較回路による比較結果が一
致したならばメモリアクセスが終了したことを報告する
メモリアクセス終了報告フリップフロップとを有するこ
とを特徴とする記憶装置。 - 【請求項２】 請求項１記載の記憶装置に、外部バス
からのデータを格納する書込みデータ・レジスタと、メ
モリから読出したデータを格納する読出しデータ・レジ
スタと、前記書込みデータ・レジスタの内容と前記読出
しデータ・レジスタの内容とを比較する第二の比較回路
と、前記メモリへの書込み指示制御および読出し指示制
御と書込み・読出しの切換え制御を行うメモリアクセス
制御回路とを追加し、前記メモリアクセス制御回路の制
御により前記書込みデータ・レジスタの内容を前記メモ
リに格納した後、再び前記メモリより読出して前記読出
しデータ・レジスタに格納し、前記第二の比較回路での
比較結果が一致しなければ、メモリエラーとして報告し
、前記スタート・アドレス・レジスタの内容と前記エン
ド・アドレス・レジスタの内容を前記比較回路によって
比較した結果が一致すれば、前記メモリ・アクセス終了
報告フリップフロップをセットし、メモリアクセスを終
了することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078067A JPH04312148A (ja) | 1991-04-11 | 1991-04-11 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078067A JPH04312148A (ja) | 1991-04-11 | 1991-04-11 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312148A true JPH04312148A (ja) | 1992-11-04 |
Family
ID=13651500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3078067A Pending JPH04312148A (ja) | 1991-04-11 | 1991-04-11 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312148A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334431A (ja) * | 1994-06-10 | 1995-12-22 | Nec Corp | Ｆｉｆｏメモリ装置及びその信頼性向上方法 |
| JP2000315178A (ja) * | 1999-04-30 | 2000-11-14 | Nec Kofu Ltd | メモリクリア回路付情報処理装置およびメモリアクセス・メモリクリア方法 |
| US6411558B1 (en) | 1998-12-17 | 2002-06-25 | Nec Corporation | Semiconductor device for compensating a failure therein |
-
1991
- 1991-04-11 JP JP3078067A patent/JPH04312148A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334431A (ja) * | 1994-06-10 | 1995-12-22 | Nec Corp | Ｆｉｆｏメモリ装置及びその信頼性向上方法 |
| US6411558B1 (en) | 1998-12-17 | 2002-06-25 | Nec Corporation | Semiconductor device for compensating a failure therein |
| JP2000315178A (ja) * | 1999-04-30 | 2000-11-14 | Nec Kofu Ltd | メモリクリア回路付情報処理装置およびメモリアクセス・メモリクリア方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4747045A (en) | Information processing apparatus having an instruction prefetch circuit | |
| JPS63250702A (ja) | シ−ケンスコントロ−ラ | |
| JPH04312148A (ja) | 記憶装置 | |
| US4807178A (en) | Programmable sequence controller having indirect and direct input/output apparatus | |
| JPS58105363A (ja) | 記憶装置 | |
| KR0153537B1 (ko) | 메모리 번지 데이타를 선행 선택하는 신호처리 구조 | |
| JPS59112350A (ja) | プログラム監視制御方式 | |
| JPS60211554A (ja) | デ−タ処理装置 | |
| JPS6218932B2 (ja) | ||
| JP2884620B2 (ja) | ディジタル画像処理装置 | |
| JPH05189332A (ja) | 情報処理装置 | |
| JP2862151B2 (ja) | プログラマブルコントローラ | |
| JPH01266642A (ja) | メモリ制御装置 | |
| JPH02183332A (ja) | プログラムド制御方式 | |
| JPS6058500B2 (ja) | アクセス制御方式 | |
| JPS5931800B2 (ja) | 制御メモリ診断方式 | |
| JPH04304532A (ja) | Ｒｏｍ化プログラムのデバッグ機能付コンピュータ | |
| JPH0883200A (ja) | プログラマブルコントローラ | |
| JPS59167764A (ja) | メモリアクセス方式 | |
| JPH02195449A (ja) | ウインド機能を持つプログラムトレーサ | |
| JPS6272039A (ja) | シ−ケンスプログラムデバツグ装置 | |
| JPS63317864A (ja) | 画像メモリ診断方式 | |
| JPS60132254A (ja) | デ−タ処理装置 | |
| JPH05274172A (ja) | マイクロコンピュータ | |
| JPH03142536A (ja) | 記憶装置の診断方式 |