JPH04312965A - メモリｉｃ - Google Patents
メモリｉｃInfo
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- JPH04312965A JPH04312965A JP9165775A JP6577591A JPH04312965A JP H04312965 A JPH04312965 A JP H04312965A JP 9165775 A JP9165775 A JP 9165775A JP 6577591 A JP6577591 A JP 6577591A JP H04312965 A JPH04312965 A JP H04312965A
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- JP
- Japan
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- semiconductor memory
- circuit board
- printed circuit
- terminal
- memory
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ素子を内蔵
しているメモリＩＣに関するものである。
しているメモリＩＣに関するものである。
【０００２】
【従来の技術】図４はこの種の従来のメモリＩＣの模式
的断面図である。半導体メモリ素子２の下面側に、素子
搭載用のリードフレーム３ｂが半田６により固定されて
いる。半導体メモリ素子２の所定回路部分はリードフレ
ーム３ｂと接続されている。半導体メモリ素子２の他の
所定回路部分は金線５，５を各別に介して信号伝送用の
リードフレーム３ａ，３ａ と各別に接続されている。 そして半導体メモリ素子２、リードフレーム３ｂ、金線
５，５及びリードフレーム３ａ，３ａ の内端部側を合
成樹脂４により封止してメモリＩＣ１を構成している。
的断面図である。半導体メモリ素子２の下面側に、素子
搭載用のリードフレーム３ｂが半田６により固定されて
いる。半導体メモリ素子２の所定回路部分はリードフレ
ーム３ｂと接続されている。半導体メモリ素子２の他の
所定回路部分は金線５，５を各別に介して信号伝送用の
リードフレーム３ａ，３ａ と各別に接続されている。 そして半導体メモリ素子２、リードフレーム３ｂ、金線
５，５及びリードフレーム３ａ，３ａ の内端部側を合
成樹脂４により封止してメモリＩＣ１を構成している。
【０００３】図５はこのメモリＩＣ１の外観斜視図であ
る。メモリＩＣ１の対向している１組の端部側から電源
線及び各種の信号線を各別に接続するための複数本のリ
ードフレーム３ａ，３ａ …が適宜間隔を離隔して導出
されている。このメモリＩＣ１はリードフレーム３ａ，
３ａ …を介して、メモリＩＣ１内の半導体メモリ素子
２に電源電圧及び接地電圧を与え得、また種々の信号を
与えて、半導体メモリ素子２に対してデータの書込み、
読出しができるようになっている。
る。メモリＩＣ１の対向している１組の端部側から電源
線及び各種の信号線を各別に接続するための複数本のリ
ードフレーム３ａ，３ａ …が適宜間隔を離隔して導出
されている。このメモリＩＣ１はリードフレーム３ａ，
３ａ …を介して、メモリＩＣ１内の半導体メモリ素子
２に電源電圧及び接地電圧を与え得、また種々の信号を
与えて、半導体メモリ素子２に対してデータの書込み、
読出しができるようになっている。
【０００４】図６はメモリＩＣ１を４個用いて構成した
ＲＯＭ モジュールを内蔵しているＩＣカードの構成図
である。 電源線ＬＶ、接地線ＬＥ、アドレスバスＡＡ０，ＡＡ１
…ＡＡ１８、データバスＤＢ０，ＤＢ１ …ＤＢ７
及び反転出力イネーブル線＃ＬＯＥは、メモリＩＣ １
ａ，１ｂ，１ｃ，１ｄの各電源端子ＶＣＣ、各接地端子
ＧＮＤ 、各アドレスバス端子Ａ−１，Ａ０…Ａ１７
、各データバス端子Ｄ０，Ｄ１ …Ｄ７及び反転出力イ
ネーブル信号端子＃ＯＥに共通に接続されている。４個
のメモリＩＣ １ａ，１ｂ，１ｃ，１ｄを選択する反転
チップイネーブル信号線＃ＬＣＥ１，＃ＬＣＥ２，＃Ｌ
ＣＥ３，＃ＬＣＥ４ は、メモリＩＣ １ａ 、メモリ
ＩＣ １ｂ 、メモリＩＣ １ｃ 、メモリＩＣ１ｄの
反転チップイネーブル信号端子＃ＣＥ に各別に接続さ
れている。
ＲＯＭ モジュールを内蔵しているＩＣカードの構成図
である。 電源線ＬＶ、接地線ＬＥ、アドレスバスＡＡ０，ＡＡ１
…ＡＡ１８、データバスＤＢ０，ＤＢ１ …ＤＢ７
及び反転出力イネーブル線＃ＬＯＥは、メモリＩＣ １
ａ，１ｂ，１ｃ，１ｄの各電源端子ＶＣＣ、各接地端子
ＧＮＤ 、各アドレスバス端子Ａ−１，Ａ０…Ａ１７
、各データバス端子Ｄ０，Ｄ１ …Ｄ７及び反転出力イ
ネーブル信号端子＃ＯＥに共通に接続されている。４個
のメモリＩＣ １ａ，１ｂ，１ｃ，１ｄを選択する反転
チップイネーブル信号線＃ＬＣＥ１，＃ＬＣＥ２，＃Ｌ
ＣＥ３，＃ＬＣＥ４ は、メモリＩＣ １ａ 、メモリ
ＩＣ １ｂ 、メモリＩＣ １ｃ 、メモリＩＣ１ｄの
反転チップイネーブル信号端子＃ＣＥ に各別に接続さ
れている。
【０００５】このように複数個のメモリＩＣを用いる場
合は、メモリＩＣ１ａ 、メモリＩＣ １ｂ 、メモリ
ＩＣ １ｃ 、メモリＩＣ １ｄ のいずれか１つを選
択するための反転チップイネーブル線＃ＬＣＥ１，＃Ｌ
ＣＥ２，＃ＬＣＥ３，＃ＬＣＥ４ を除いて、それ以外
の電源線ＬＶ、接地線ＬＥ、アドレスバスＡＡ０，ＡＡ
１ …ＡＡ１８、データバスＤＢ０，ＤＢ１ …ＤＢ７
及び反転出力イネーブル線＃ＬＯＥを、メモリＩＣ
１ａ，１ｂ，１ｃ，１ｄの各端子と共通に接続する。
合は、メモリＩＣ１ａ 、メモリＩＣ １ｂ 、メモリ
ＩＣ １ｃ 、メモリＩＣ １ｄ のいずれか１つを選
択するための反転チップイネーブル線＃ＬＣＥ１，＃Ｌ
ＣＥ２，＃ＬＣＥ３，＃ＬＣＥ４ を除いて、それ以外
の電源線ＬＶ、接地線ＬＥ、アドレスバスＡＡ０，ＡＡ
１ …ＡＡ１８、データバスＤＢ０，ＤＢ１ …ＤＢ７
及び反転出力イネーブル線＃ＬＯＥを、メモリＩＣ
１ａ，１ｂ，１ｃ，１ｄの各端子と共通に接続する。
【０００６】
【発明が解決しようとする課題】ところで、前述したよ
うに電源線， 接地線及び種々のバスラインを、複数個
のメモリＩＣにおける電源線， 接地線及び各種のバス
ラインを接続すべき各端子に共通に接続する場合は、メ
モリＩＣ及び配線パターンが占める面積が大幅に増大す
る。そのため例えばＩＣカードのように限られたスペー
スに、多数のメモリＩＣを内蔵しようとした場合は、必
要な数のメモリＩＣを内蔵できず、所定の記憶容量を実
現できないという問題がある。本発明は斯かる問題に鑑
み、パッケージサイズを大きくせずに、記憶容量を大幅
に増加させ得るメモリＩＣを提供することを目的とする
。
うに電源線， 接地線及び種々のバスラインを、複数個
のメモリＩＣにおける電源線， 接地線及び各種のバス
ラインを接続すべき各端子に共通に接続する場合は、メ
モリＩＣ及び配線パターンが占める面積が大幅に増大す
る。そのため例えばＩＣカードのように限られたスペー
スに、多数のメモリＩＣを内蔵しようとした場合は、必
要な数のメモリＩＣを内蔵できず、所定の記憶容量を実
現できないという問題がある。本発明は斯かる問題に鑑
み、パッケージサイズを大きくせずに、記憶容量を大幅
に増加させ得るメモリＩＣを提供することを目的とする
。
【０００７】
【課題を解決するための手段】本発明に係るメモリＩＣ
は、半導体メモリ素子を複数個と、複数個の半導体メモ
リ素子のチップイネーブル端子と各別に接続している複
数個の第１端子及び複数個の半導体メモリ素子のチップ
イネーブル端子以外の端子と共通に接続している第２端
子を設けている基板とを備えて構成する。
は、半導体メモリ素子を複数個と、複数個の半導体メモ
リ素子のチップイネーブル端子と各別に接続している複
数個の第１端子及び複数個の半導体メモリ素子のチップ
イネーブル端子以外の端子と共通に接続している第２端
子を設けている基板とを備えて構成する。
【０００８】
【作用】複数の半導体メモリ素子のチップイネーブル端
子と各別に接続した第１端子を選択して信号を与えると
、複数個の半導体メモリ素子の１つが選択される。複数
の半導体メモリ素子のチップイネーブル端子以外の端子
と共通に接続している第２端子に所定電圧及び所定信号
を与えると、選択した半導体メモリ素子に対しデータの
書込み、読出しができる。これにより、第１端子を追加
するだけで、パッケージサイズを大きくせずに、記憶容
量を増大させ得る。
子と各別に接続した第１端子を選択して信号を与えると
、複数個の半導体メモリ素子の１つが選択される。複数
の半導体メモリ素子のチップイネーブル端子以外の端子
と共通に接続している第２端子に所定電圧及び所定信号
を与えると、選択した半導体メモリ素子に対しデータの
書込み、読出しができる。これにより、第１端子を追加
するだけで、パッケージサイズを大きくせずに、記憶容
量を増大させ得る。
【０００９】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るメモリＩＣの模式的断面図
である。表面及び裏面に表面配線パターン１２及び裏面
配線パターン１３を形成しているプリント基板７の一面
側には、プリント基板７と対面させた半導体メモリ素子
２ａを配置しており、半導体メモリ素子２ａはプリント
基板７の表面側に位置したバンプ接続部８，８を介して
プリント基板７と接続されている。プリント基板７の他
面側にはプリント基板７と対面させた半導体メモリ素子
２ｂを配置しており、半導体メモリ素子２ｂはプリント
基板７の裏面側に位置したバンプ接続部８，８を介して
プリント基板７と接続されている。
述する。図１は本発明に係るメモリＩＣの模式的断面図
である。表面及び裏面に表面配線パターン１２及び裏面
配線パターン１３を形成しているプリント基板７の一面
側には、プリント基板７と対面させた半導体メモリ素子
２ａを配置しており、半導体メモリ素子２ａはプリント
基板７の表面側に位置したバンプ接続部８，８を介して
プリント基板７と接続されている。プリント基板７の他
面側にはプリント基板７と対面させた半導体メモリ素子
２ｂを配置しており、半導体メモリ素子２ｂはプリント
基板７の裏面側に位置したバンプ接続部８，８を介して
プリント基板７と接続されている。
【００１０】プリント基板７の所定回路部分は、リード
フレーム３，３と接続されており、リードフレーム３，
３はプリント基板７の対向している端部から互いに離反
する方向に延出している。プリント基板７、半導体メモ
リ素子２ａ，２ｂ 、バンプ接続部８，８，８，８及び
リードフレーム３，３の各内端部は、合成樹脂４で一体
的にモールドして封止されており、これらによりメモリ
ＩＣ１が構成されている。なお、リードフレーム３，３
は合成樹脂４から適長導出された位置で、ともに鈍角で
裏面側に折曲げられ、その折曲位置から適長離反した位
置で、導出位置のリードフレーム３，３部分と平行する
ように折曲げられ、更に先端は合成樹脂４の部分から互
いに離反する方向に延出している。またリードフレーム
３，３の導出位置において合成樹脂４部分の側面はリー
ドフレーム３側に向かって傾斜している。
フレーム３，３と接続されており、リードフレーム３，
３はプリント基板７の対向している端部から互いに離反
する方向に延出している。プリント基板７、半導体メモ
リ素子２ａ，２ｂ 、バンプ接続部８，８，８，８及び
リードフレーム３，３の各内端部は、合成樹脂４で一体
的にモールドして封止されており、これらによりメモリ
ＩＣ１が構成されている。なお、リードフレーム３，３
は合成樹脂４から適長導出された位置で、ともに鈍角で
裏面側に折曲げられ、その折曲位置から適長離反した位
置で、導出位置のリードフレーム３，３部分と平行する
ように折曲げられ、更に先端は合成樹脂４の部分から互
いに離反する方向に延出している。またリードフレーム
３，３の導出位置において合成樹脂４部分の側面はリー
ドフレーム３側に向かって傾斜している。
【００１１】図２は半導体メモリ素子２ａ（２ｂ）の外
観斜視図である。半導体メモリ素子２ａ（２ｂ）の一面
側であって、半導体メモリ素子２ａ（２ｂ）の平行して
いる端面の各端面寄りにはその端面方向に適長離隔して
、同一線上に複数のバンプ接続部８，８，８，８を突設
させている。図３はプリント基板７の模式的平面図であ
る。プリント基板７は長方形状となっている。プリント
基板７の表面側であって、その左側には、プリント基板
７の長辺部に沿っており、プリント基板７の短辺方向に
適長離隔して互いに平行し、プリント基板７の左側端部
から延出している狭幅で適長の表面配線パターン１２ａ
，１２ｂ，１２ｃ，１２ｄ，１２ｅ が形成されている
。表面配線パターン１２ａ，１２ｂ，１２ｃ，１２ｄ
の各先端はプリント基板７の長さ方向の略中央に位置し
、各先端にはスルーホール１４ａ，１４ｂ，１４ｃ，１
４ｄ が形成されている。表面配線パターン１２ｅ は
他の表面配線パターン１２ａ，１２ｂ，１２ｃ，１２ｄ
より若干短寸となっている。表面配線パターン１２ａ
，１２ｂ，１２ｃ，１２ｄ のプリント基板７の左端部
側には、バンプ接続用表面ランド１０ａ，１０ｂ，１０
ｃ，１０ｄが形成されている。
観斜視図である。半導体メモリ素子２ａ（２ｂ）の一面
側であって、半導体メモリ素子２ａ（２ｂ）の平行して
いる端面の各端面寄りにはその端面方向に適長離隔して
、同一線上に複数のバンプ接続部８，８，８，８を突設
させている。図３はプリント基板７の模式的平面図であ
る。プリント基板７は長方形状となっている。プリント
基板７の表面側であって、その左側には、プリント基板
７の長辺部に沿っており、プリント基板７の短辺方向に
適長離隔して互いに平行し、プリント基板７の左側端部
から延出している狭幅で適長の表面配線パターン１２ａ
，１２ｂ，１２ｃ，１２ｄ，１２ｅ が形成されている
。表面配線パターン１２ａ，１２ｂ，１２ｃ，１２ｄ
の各先端はプリント基板７の長さ方向の略中央に位置し
、各先端にはスルーホール１４ａ，１４ｂ，１４ｃ，１
４ｄ が形成されている。表面配線パターン１２ｅ は
他の表面配線パターン１２ａ，１２ｂ，１２ｃ，１２ｄ
より若干短寸となっている。表面配線パターン１２ａ
，１２ｂ，１２ｃ，１２ｄ のプリント基板７の左端部
側には、バンプ接続用表面ランド１０ａ，１０ｂ，１０
ｃ，１０ｄが形成されている。
【００１２】また、プリント基板７の表面側であってそ
の右側には、前記表面配線パターン１２ａ，１２ｂ，１
２ｃ，１２ｄ と同様の表面配線パターン１２ｆ，１２
ｇ，１２ｈ を形成している。 表面配線パターン１２ｆ は、表面配線パターン１２ａ
と１２ｂ とが対向している中間位置に位置し、表面
配線パターン１２ｇ は、表面配線パターン１２ｂ と
１２ｃ とが対向している。中間位置に位置し、表面配
線パターン１２ｈは表面配線パターン１２ｃ と１２ｄ
とが対向している中間位置に夫々位置している。表面
配線パターン１２ｆ，１２ｇ，１２ｈ の先端は、スル
ーホール１４ａ，１４ｂ，１４ｃ，１４ｄ より適長、
プリント基板７の右側寄りに位置していて、各先端には
スルーホール１４ｆ，１４ｇ，１４ｈが形成されている
。また表面配線パターン１２ｉ は表面配線パターン１
２ｈ の略１／３ の長さで短寸となっている。表面配
線パターン１２ｆ，１２ｇ，１２ｈ のプリント基板７
の右端部側には、バンプ接続用表面ランド１０ｅ，１０
ｆ，１０ｇ が形成されている。
の右側には、前記表面配線パターン１２ａ，１２ｂ，１
２ｃ，１２ｄ と同様の表面配線パターン１２ｆ，１２
ｇ，１２ｈ を形成している。 表面配線パターン１２ｆ は、表面配線パターン１２ａ
と１２ｂ とが対向している中間位置に位置し、表面
配線パターン１２ｇ は、表面配線パターン１２ｂ と
１２ｃ とが対向している。中間位置に位置し、表面配
線パターン１２ｈは表面配線パターン１２ｃ と１２ｄ
とが対向している中間位置に夫々位置している。表面
配線パターン１２ｆ，１２ｇ，１２ｈ の先端は、スル
ーホール１４ａ，１４ｂ，１４ｃ，１４ｄ より適長、
プリント基板７の右側寄りに位置していて、各先端には
スルーホール１４ｆ，１４ｇ，１４ｈが形成されている
。また表面配線パターン１２ｉ は表面配線パターン１
２ｈ の略１／３ の長さで短寸となっている。表面配
線パターン１２ｆ，１２ｇ，１２ｈ のプリント基板７
の右端部側には、バンプ接続用表面ランド１０ｅ，１０
ｆ，１０ｇ が形成されている。
【００１３】また表面配線パターン１２ｉ の先端には
バンプ接続用表面ランド１０ｈ が形成されている。こ
れらのバンプ接続用表面ランド１０ｅ，１０ｆ，１０ｇ
，１０ｈ は略同列に配置されている。プリント基板７
の裏面側には、表面配線パターン１２ａ（１２ｂ，１２
ｃ，１２ｄ）と同一線上にあり、一端がスルーホール１
４ａ（１４ｂ，１４ｃ，１４ｄ）を介して接続されてお
り、他端がバンプ接続用表面ランド１０ｅ と略同列位
置まで延出している裏面配線パターン１３ａ（１３ｂ，
１３ｃ，１３ｄ）が形成されており、各他端にはバンプ
接続用裏面ランド１１ａ（１１ｂ，１１ｃ，１１ｄ）が
形成されている。またプリント基板７の裏面側には表面
配線パターン１２ｆ（１２ｇ，１２ｈ）と同一線上にあ
り、一端がスルーホール１４ｆ（１４ｇ，１４ｈ）を介
して接続されており、他端がバンプ接続用表面ランド１
０ａ と略同列位置まで延出している裏面配線パターン
１３ｅ（１３ｆ，１３ｇ）が形成されており、他端には
バンプ接続用裏面ランド１１ｅ（１１ｆ，１１ｇ）が形
成されている。
バンプ接続用表面ランド１０ｈ が形成されている。こ
れらのバンプ接続用表面ランド１０ｅ，１０ｆ，１０ｇ
，１０ｈ は略同列に配置されている。プリント基板７
の裏面側には、表面配線パターン１２ａ（１２ｂ，１２
ｃ，１２ｄ）と同一線上にあり、一端がスルーホール１
４ａ（１４ｂ，１４ｃ，１４ｄ）を介して接続されてお
り、他端がバンプ接続用表面ランド１０ｅ と略同列位
置まで延出している裏面配線パターン１３ａ（１３ｂ，
１３ｃ，１３ｄ）が形成されており、各他端にはバンプ
接続用裏面ランド１１ａ（１１ｂ，１１ｃ，１１ｄ）が
形成されている。またプリント基板７の裏面側には表面
配線パターン１２ｆ（１２ｇ，１２ｈ）と同一線上にあ
り、一端がスルーホール１４ｆ（１４ｇ，１４ｈ）を介
して接続されており、他端がバンプ接続用表面ランド１
０ａ と略同列位置まで延出している裏面配線パターン
１３ｅ（１３ｆ，１３ｇ）が形成されており、他端には
バンプ接続用裏面ランド１１ｅ（１１ｆ，１１ｇ）が形
成されている。
【００１４】また一端がスルーホール１４ｅ を介して
接続されており、他端がバンプ接続用表面ランド１０ａ
と略同列位置まで延出している逆Ｌ字状の裏面配線パ
ターン１３ｈ が形成されており、その他端にはバンプ
接続用裏面ランド１１ｈ が形成されている。プリント
基板７の左側端部には、表面配線パターン１２ａ，１２
ｂ，１２ｃ，１２ｄ，１２ｅ と各別に接続した、所定
電圧、所定信号を与えるためのリードフレーム３ａ１
，３ａ２ ， ３ａ３ ， ３ａ４ ，３ａ５ を延出
させている。プリント基板７の右側端部には、いずれの
表面配線パターンとも接続していないリードフレーム３
ａ６ と、表面配線パターン１２ｆ，１２ｇ，１２ｈ，
１２ｉ と各別に接続した、所定電圧、所定信号を与え
るためのリードフレーム３ａ７ ， ３ａ８ ， ３ａ
９ ， ３ａ１０とを延出させている。そしてリードフ
レーム３ａ６ は予備となっている。
接続されており、他端がバンプ接続用表面ランド１０ａ
と略同列位置まで延出している逆Ｌ字状の裏面配線パ
ターン１３ｈ が形成されており、その他端にはバンプ
接続用裏面ランド１１ｈ が形成されている。プリント
基板７の左側端部には、表面配線パターン１２ａ，１２
ｂ，１２ｃ，１２ｄ，１２ｅ と各別に接続した、所定
電圧、所定信号を与えるためのリードフレーム３ａ１
，３ａ２ ， ３ａ３ ， ３ａ４ ，３ａ５ を延出
させている。プリント基板７の右側端部には、いずれの
表面配線パターンとも接続していないリードフレーム３
ａ６ と、表面配線パターン１２ｆ，１２ｇ，１２ｈ，
１２ｉ と各別に接続した、所定電圧、所定信号を与え
るためのリードフレーム３ａ７ ， ３ａ８ ， ３ａ
９ ， ３ａ１０とを延出させている。そしてリードフ
レーム３ａ６ は予備となっている。
【００１５】図３から明らかなように、リードフレーム
３ａ１ （３ａ２ ， ３ａ３ ， ３ａ４ ）は表，
裏面配線パターンを介してバンプ接続用表面ランド１０
ａ（１０ｂ，１０ｃ，１０ｄ）とバンプ接続用裏面ラン
ド１１ａ（１１ｂ，１１ｃ，１１ｄ）と共通に接続され
ている。またリードフレーム３ａ７ （３ａ８ ， ３
ａ９ ）はバンプ接続用表面ランド１０ｅ（１０ｆ，１
０ｇ）とバンプ接続用裏面ランド１１ｅ（１１ｆ，１１
ｇ）と共通に接続されている。リードフレーム３ａ５
はバンプ接続用裏面ランド１１ｈ と単独に接続され、
リードフレーム３ａ１０はバンプ接続用表面ランド１０
ｈ と単独に接続されている。そしてリードフレーム３
ａ５ はプリント基板７の裏面側に配置する図示しない
半導体メモリ素子のチップイネーブル端子と接続される
第１端子となっており、リードフレーム３ａ１０はプリ
ント基板７の表面側に配置する図示しない半導体メモリ
素子のチップイネーブル端子と接続される第１端子とな
っている。
３ａ１ （３ａ２ ， ３ａ３ ， ３ａ４ ）は表，
裏面配線パターンを介してバンプ接続用表面ランド１０
ａ（１０ｂ，１０ｃ，１０ｄ）とバンプ接続用裏面ラン
ド１１ａ（１１ｂ，１１ｃ，１１ｄ）と共通に接続され
ている。またリードフレーム３ａ７ （３ａ８ ， ３
ａ９ ）はバンプ接続用表面ランド１０ｅ（１０ｆ，１
０ｇ）とバンプ接続用裏面ランド１１ｅ（１１ｆ，１１
ｇ）と共通に接続されている。リードフレーム３ａ５
はバンプ接続用裏面ランド１１ｈ と単独に接続され、
リードフレーム３ａ１０はバンプ接続用表面ランド１０
ｈ と単独に接続されている。そしてリードフレーム３
ａ５ はプリント基板７の裏面側に配置する図示しない
半導体メモリ素子のチップイネーブル端子と接続される
第１端子となっており、リードフレーム３ａ１０はプリ
ント基板７の表面側に配置する図示しない半導体メモリ
素子のチップイネーブル端子と接続される第１端子とな
っている。
【００１６】更に、リードフレーム３ａ１ ， ３ａ２
， ３ａ３ ， ３ａ４ 及び３ａ７ ， ３ａ８
， ３ａ９ の夫々は前述したようにプリント基板７の
表，裏面側に夫々配置する半導体メモリ素子のチップイ
ネーブル端子以外の端子と共通に接続される第２端子と
なっている。なお、プリント基板７に形成したバンプ接
続用表面ランド１０ａ，１０ｂ，１０ｃ，１０ｄ 及び
１０ｅ，１０ｆ，１０ｇ，１０ｈ は、図２に示した半
導体メモリ素子２ａ（２ｂ）のバンプ接続部８，８，８
，８及び８，８，８，８と対接すべく位置決めしてある
。またバンプ接続用裏面ランド１１ａ，１１ｂ，１１ｃ
，１１ｄ 及び１１ｅ，１１ｆ，１１ｇ，１１ｈも同様
に位置決めしてある。
， ３ａ３ ， ３ａ４ 及び３ａ７ ， ３ａ８
， ３ａ９ の夫々は前述したようにプリント基板７の
表，裏面側に夫々配置する半導体メモリ素子のチップイ
ネーブル端子以外の端子と共通に接続される第２端子と
なっている。なお、プリント基板７に形成したバンプ接
続用表面ランド１０ａ，１０ｂ，１０ｃ，１０ｄ 及び
１０ｅ，１０ｆ，１０ｇ，１０ｈ は、図２に示した半
導体メモリ素子２ａ（２ｂ）のバンプ接続部８，８，８
，８及び８，８，８，８と対接すべく位置決めしてある
。またバンプ接続用裏面ランド１１ａ，１１ｂ，１１ｃ
，１１ｄ 及び１１ｅ，１１ｆ，１１ｇ，１１ｈも同様
に位置決めしてある。
【００１７】次にメモリＩＣの組立順序を図１、図２及
び図３とともに説明する。一方の半導体メモリ素子２ａ
に突設させているバンプ接続部８，８，８，８及び８，
８，８，８をプリント基板７のバンプ接続用表面ランド
１０ａ，１０ｂ，１０ｃ，１０ｄ 及び１０ｅ，１０ｆ
，１０ｇ，１０ｈ と対応させる。また他方の半導体メ
モリ素子２ｂに突設させているバンプ接続部８，８，８
，８及び８，８，８，８をプリント基板７のバンプ接続
用裏面ランド１１ａ，１１ｂ，１１ｃ，１１ｄ 及び１
１ｅ，１１ｆ，１１ｇ，１１ｈ と対接させる。
び図３とともに説明する。一方の半導体メモリ素子２ａ
に突設させているバンプ接続部８，８，８，８及び８，
８，８，８をプリント基板７のバンプ接続用表面ランド
１０ａ，１０ｂ，１０ｃ，１０ｄ 及び１０ｅ，１０ｆ
，１０ｇ，１０ｈ と対応させる。また他方の半導体メ
モリ素子２ｂに突設させているバンプ接続部８，８，８
，８及び８，８，８，８をプリント基板７のバンプ接続
用裏面ランド１１ａ，１１ｂ，１１ｃ，１１ｄ 及び１
１ｅ，１１ｆ，１１ｇ，１１ｈ と対接させる。
【００１８】そしてバンプ接続部８，８…の部分でＴＡ
Ｂ 方式で半田付けしてプリント基板７の表面側に半導
体メモリ素子２ａを、裏面側に半導体メモリ素子２ｂを
、プリント基板７と対面させた状態で取付ける。それに
より、各リードフレーム３ａ１ ， ３ａ２ ，３ａ３
， ３ａ４ 及び３ａ７ ， ３ａ８ ， ３ａ９
は、半導体メモリ素子２ａ，２ｂ のチップイネーブル
端子以外の端子と共通に接続され、リードフレーム３ａ
５ は半導体メモリ素子２ａのチップイネーブル端子と
単独に接続され、リードフレーム３ａ１０は半導体メモ
リ素子２ｂのチップイネーブル端子と単独に接続される
。このようにしてプリント基板７の表面側及び裏面側に
半導体メモリ素子２ａ，２ｂ を各別に取付けた状態で
、それらを合成樹脂で封止してメモリＩＣの組立を完了
する。
Ｂ 方式で半田付けしてプリント基板７の表面側に半導
体メモリ素子２ａを、裏面側に半導体メモリ素子２ｂを
、プリント基板７と対面させた状態で取付ける。それに
より、各リードフレーム３ａ１ ， ３ａ２ ，３ａ３
， ３ａ４ 及び３ａ７ ， ３ａ８ ， ３ａ９
は、半導体メモリ素子２ａ，２ｂ のチップイネーブル
端子以外の端子と共通に接続され、リードフレーム３ａ
５ は半導体メモリ素子２ａのチップイネーブル端子と
単独に接続され、リードフレーム３ａ１０は半導体メモ
リ素子２ｂのチップイネーブル端子と単独に接続される
。このようにしてプリント基板７の表面側及び裏面側に
半導体メモリ素子２ａ，２ｂ を各別に取付けた状態で
、それらを合成樹脂で封止してメモリＩＣの組立を完了
する。
【００１９】なお、図示していないが、プリント基板７
の表，裏面には、バンプ接続用表面ランド１０ａ，１０
ｂ …１０ｈ 及びバンプ接続用裏面ランド１１ａ，１
１ｂ …１１ｈ の部分を除いた他の部分に絶縁コート
を施しており、表面配線パターン１２ａ，１２ｂ …１
２ｈ の相互間、裏面配線パターン１３ａ，１３ｂ …
１３ｈ の相互間及びそれらの表面及び裏面の配線パタ
ーン１２ａ，１２ｂ …１２ｈ 及び１３ａ，１３ｂ
…１３ｈ と半導体メモリ素子２ａ，２ｂ との間で短
絡が生じないようにしている。
の表，裏面には、バンプ接続用表面ランド１０ａ，１０
ｂ …１０ｈ 及びバンプ接続用裏面ランド１１ａ，１
１ｂ …１１ｈ の部分を除いた他の部分に絶縁コート
を施しており、表面配線パターン１２ａ，１２ｂ …１
２ｈ の相互間、裏面配線パターン１３ａ，１３ｂ …
１３ｈ の相互間及びそれらの表面及び裏面の配線パタ
ーン１２ａ，１２ｂ …１２ｈ 及び１３ａ，１３ｂ
…１３ｈ と半導体メモリ素子２ａ，２ｂ との間で短
絡が生じないようにしている。
【００２０】このようにして構成されたメモリＩＣは、
プリント基板７の表，裏面側に夫々半導体メモリ素子２
ａ及び２ｂを配置するからパッケージサイズを大きくす
ることなく記憶容量が倍増する。またリードフレーム３
ａ１ ， ３ａ２ …３ａ１０の数は、半導体メモリ素
子２ａ，２ｂ の数に応じて増加し、リードフレーム３
ａ１ ， ３ａ２ …３ａ１０が大幅に増加することは
ない。それによりコンパクトで記憶容量が大きいメモリ
ＩＣを提供できることになる。
プリント基板７の表，裏面側に夫々半導体メモリ素子２
ａ及び２ｂを配置するからパッケージサイズを大きくす
ることなく記憶容量が倍増する。またリードフレーム３
ａ１ ， ３ａ２ …３ａ１０の数は、半導体メモリ素
子２ａ，２ｂ の数に応じて増加し、リードフレーム３
ａ１ ， ３ａ２ …３ａ１０が大幅に増加することは
ない。それによりコンパクトで記憶容量が大きいメモリ
ＩＣを提供できることになる。
【００２１】したがって、このメモリＩＣ１を例えば２
個用いてＲＯＭ モジュールを構成した場合は、従来の
メモリＩＣを２個用いたＲＯＭ モジュールと同じ占有
面積で記憶容量を４倍にすることができ、リードフレー
ム数は単に１個増加するだけですむ。そのため、ＲＯＭ
モジュールの占有面積を大きくせずに、記憶容量を大
幅に増大させることができ、換言すれば同じ記憶容量で
はＲＯＭ モジュールの占有面積を略半分に縮小できる
。それにより小型で記憶容量が大きい記憶装置を構成す
るのに適したメモリＩＣを得ることができる。
個用いてＲＯＭ モジュールを構成した場合は、従来の
メモリＩＣを２個用いたＲＯＭ モジュールと同じ占有
面積で記憶容量を４倍にすることができ、リードフレー
ム数は単に１個増加するだけですむ。そのため、ＲＯＭ
モジュールの占有面積を大きくせずに、記憶容量を大
幅に増大させることができ、換言すれば同じ記憶容量で
はＲＯＭ モジュールの占有面積を略半分に縮小できる
。それにより小型で記憶容量が大きい記憶装置を構成す
るのに適したメモリＩＣを得ることができる。
【００２２】本実施例ではメモリＩＣに内蔵する２つの
半導体メモリ素子に、同じ機能の半導体メモリ素子を用
いたが、機能及び記憶容量が異なる半導体メモリ素子、
例えば１メガビットのＳＲＡＭと、２５６ キロビット
のＥＥＰＲＯＭの組合せであってもよい。また、内蔵す
る半導体メモリ素子は２個に限定されるものではなく、
それ以上の個数であってもよい。更に、半導体メモリ素
子をプリント基板に実装するのに、ＴＡＢ方式によるバ
ンプ接続によってプリント基板と半導体メモリ素子とを
接続したが、この接続方法に限定されず、実装後の厚み
を薄くできる方法であれば、いずれの接続方法であって
もよい。
半導体メモリ素子に、同じ機能の半導体メモリ素子を用
いたが、機能及び記憶容量が異なる半導体メモリ素子、
例えば１メガビットのＳＲＡＭと、２５６ キロビット
のＥＥＰＲＯＭの組合せであってもよい。また、内蔵す
る半導体メモリ素子は２個に限定されるものではなく、
それ以上の個数であってもよい。更に、半導体メモリ素
子をプリント基板に実装するのに、ＴＡＢ方式によるバ
ンプ接続によってプリント基板と半導体メモリ素子とを
接続したが、この接続方法に限定されず、実装後の厚み
を薄くできる方法であれば、いずれの接続方法であって
もよい。
【００２３】
【発明の効果】以上詳述したように本発明のメモリＩＣ
は、半導体メモリ素子複数個と、複数の半導体メモリ素
子のチップイネーブル端子に各別に接続した複数の第１
端子及び複数個の半導体メモリ素子のチップイネーブル
端子以外の端子と共通に接続した第２端子を設けた基板
とを備えたので、第１端子の数のみが半導体メモリ素子
の数に応じて増加するだけでパッケージサイズを大きく
せずに記憶容量を大幅に増大させることができる。した
がってメモリＩＣを複数個用いる記憶装置の小型化に大
きく寄与できるメモリＩＣを提供できる優れた効果を奏
する。
は、半導体メモリ素子複数個と、複数の半導体メモリ素
子のチップイネーブル端子に各別に接続した複数の第１
端子及び複数個の半導体メモリ素子のチップイネーブル
端子以外の端子と共通に接続した第２端子を設けた基板
とを備えたので、第１端子の数のみが半導体メモリ素子
の数に応じて増加するだけでパッケージサイズを大きく
せずに記憶容量を大幅に増大させることができる。した
がってメモリＩＣを複数個用いる記憶装置の小型化に大
きく寄与できるメモリＩＣを提供できる優れた効果を奏
する。
【図面の簡単な説明】
【図１】本発明に係るメモリＩＣの模式的断面図である
。
。
【図２】半導体メモリ素子の外観斜視図である。
【図３】プリント基板の模式的平面図である。
【図４】従来のメモリＩＣの模式的断面図である。
【図５】図４に示すメモリＩＣの外観斜視図である。
【図６】複数個のメモリＩＣにより構成したＲＯＭ モ
ジュールの構成図である。
ジュールの構成図である。
１ メモリＩＣ
２ａ，２ｂ 半導体メモリ素子
３ リードフレーム
４ 合成樹脂
７ プリント基板
８ バンプ接続部
Claims (1)
- 【請求項１】 半導体メモリ素子を合成樹脂で封止し
てあるメモリＩＣにおいて、半導体メモリ素子複数個と
、複数個の半導体メモリ素子のチップイネーブル端子と
各別に接続している複数個の第１端子及び複数個の半導
体メモリ素子の前記チップイネーブル端子以外の端子と
共通に接続している第２端子を設けている基板とを備え
ることを特徴とするメモリＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165775A JPH04312965A (ja) | 1991-03-29 | 1991-03-29 | メモリｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165775A JPH04312965A (ja) | 1991-03-29 | 1991-03-29 | メモリｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312965A true JPH04312965A (ja) | 1992-11-04 |
Family
ID=13296747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9165775A Pending JPH04312965A (ja) | 1991-03-29 | 1991-03-29 | メモリｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312965A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2795556A1 (fr) * | 1999-06-24 | 2000-12-29 | Mitsubishi Electric Corp | Dispositif a semiconducteur et sa structure de montage |
| EP1104584A1 (de) * | 1998-07-28 | 2001-06-06 | Siemens Aktiengesellschaft | Leiterbahnrahmen, platine mit leiterbahnrahmen und verfahren zur herstellung eines leiterbahnrahmens |
| US6329224B1 (en) * | 1998-04-28 | 2001-12-11 | Tessera, Inc. | Encapsulation of microelectronic assemblies |
-
1991
- 1991-03-29 JP JP9165775A patent/JPH04312965A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329224B1 (en) * | 1998-04-28 | 2001-12-11 | Tessera, Inc. | Encapsulation of microelectronic assemblies |
| US6541874B2 (en) | 1998-04-28 | 2003-04-01 | Tessera, Inc. | Encapsulation of microelectronic assemblies |
| EP1104584A1 (de) * | 1998-07-28 | 2001-06-06 | Siemens Aktiengesellschaft | Leiterbahnrahmen, platine mit leiterbahnrahmen und verfahren zur herstellung eines leiterbahnrahmens |
| FR2795556A1 (fr) * | 1999-06-24 | 2000-12-29 | Mitsubishi Electric Corp | Dispositif a semiconducteur et sa structure de montage |
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