JPH04312976A - ターンオフサイリスタ - Google Patents

ターンオフサイリスタ

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JPH04312976A
JPH04312976A JP3265339A JP26533991A JPH04312976A JP H04312976 A JPH04312976 A JP H04312976A JP 3265339 A JP3265339 A JP 3265339A JP 26533991 A JP26533991 A JP 26533991A JP H04312976 A JPH04312976 A JP H04312976A
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ミヒアエル　シユトイジーク
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、それぞれ第１導電形の
エミッタ、第２導電形のベース、第１導電形のベース及
び第２導電形のエミッタを形成する異なる導電形の４つ
の連続する半導体層を有し、第１導電形のエミッタがそ
れぞれ固有の抵抗素子を介して第１主端子と接続してい
る多数のエミッタ領域に分割されており、第２導電形の
エミッタが第２主端子と接続されており、第１主平面内
に個々のエミッタ領域に隣接してこの領域に所属する電
極が備えられており、この電極を介してそれぞれ第２導
電形のベースから第１主端子への遮断電流路が生じる形
式のターンオフサイリスタに関する。
【０００２】
【従来の技術】欧州特許出願第９０１０４７３６．５号
明細書にはこの種のサイリスタが記載されているが、こ
の場合個々のエミッタ領域は固有の抵抗素子を介して第
１主端子と接続されており、またこの抵抗素子は特に第
１主平面を覆う電気絶縁性の層上に施された抵抗性を有
する材料からなる被覆として形成されている。しかしこ
の種の抵抗素子はサイリスタの順方向状態においてそこ
で降下する電圧を不所望に高めることになる。
【０００３】
【発明が解決しようとする課題】本発明の課題は、遮断
時の熱的破壊を確実に回避し、使用抵抗素子がサイリス
タの順方向状態においてそこで降下する電圧を高めるこ
とのない、冒頭に記載した形式のサイリスタを提供する
ことにある。
【０００４】
【課題を解決するための手段】この課題は本発明によれ
ば請求項１又は２の特徴部分に記載した構成によって解
決される。
【０００５】請求項３ないし６は本発明の有利な実施態
様を示すものである。
【０００６】
【発明の効果】本発明により達成可能の利点は特に、サ
イリスタのエミッタ構造部中に集積された切り替え可能
の電界効果形トランジスタとして構成されている抵抗素
子がサイリスタの順方向状態で極めて僅少な電圧降下を
生じるに過ぎず、またこの抵抗素子がサイリスタの遮断
時にエミッタ領域から第１主端子への接続をその都度完
全に中断する点にある。
【０００７】
【実施例】次に本発明を図面に示した有利な実施例に基
づき更に詳述する。
【０００８】図１にはドープされた半導体物質、例えば
シリコンからなる半導体基体１を有するターンオフサイ
リスタの一部が略示断面図で示されている。図示された
部分はｐベースを構成するｐ導電性層３に接合されたｎ
導電性エミッタ領域２を含む。ｐベースの下に存在する
ｎ導電性層はｎベース４であり、最下層のｐ導電性層は
サイリスタのｐエミッタ５を構成する。サイリスタの上
部主平面１ａから始まるエミッタ領域２は、例えば垂直
軸６に対して対称のこの軸を含むほぼ中空円筒状の形を
有している。この領域の他の形は例えば横方向に向けら
れた長方形又は正方形の枠の形であってもよい。この両
者の場合、軸６を通る図１の図面に対して垂直なもう１
つの横断面は、図１に記載されている横断面と合同とな
る。ターンオフサイリスタは図１に相応して形成された
横方向及び縦方向に並べて配設された多くの部分から構
成されている。その際層３〜５は全てのサイリスタ横断
面にわたって延びる層として構成されているが、エミッ
タ領域２は残りの部分の相応するエミッタ領域と共にサ
イリスタの最上層のｎ導電性層、従ってそのｎエミッタ
を形成する。
【０００９】このｎエミッタ領域２は更に後に説明する
抵抗素子を介して導電性被覆７と接続されており、更に
この被覆は陰極側の主端子８に接続される。ｐ−エミッ
タ５は陽極側電極９を備えており、この電極は第２の陽
極側主端子１０と接続される。この場合導電性被覆７は
全サイリスタ部分のｎエミッタ領域を第１主端子８に接
続し、一方陽極側電極９は全サイリスタ部分に共通して
いる。
【００１０】個々のｎエミッタ領域２に隣接してこれに
所属する電極１１が備えられており、その際この電極は
導電性被覆７の一部からなり、従って同時に主端子８と
導電性に接続されている。電極１１はｎエミッタ領域２
の側方突出部１３内に接合されているｐ導電性半導体領
域１２を接触化する。この領域１２は突出部１３に隣接
するｐベース３の部分１４及び１２と１４との間に存在
する側方突出部１３の側縁部分（これは薄い電気絶縁層
１５によって主平面１ａから分離されているゲート電極
１６により覆われている）と一緒に第１電界効果形トラ
ンジスタＴ１を形成し、このトランジスタＴ１がｐベー
ス３を導電性被覆７及び更に主端子８に接続する。この
接続は上記のサイリスタ部分用の遮断電流回路を形成す
る。ゲート電極１６は残りのサイリスタ部分の相応する
ゲート電極と共に共通のゲート端子１７に案内される。
【００１１】ｎエミッタ領域２を導電性被覆７と接続す
る抵抗素子は第２電界効果形トランジスタＴ２からなる
。トランジスタＴ２はｎエミッタ領域２の側縁部分、ｐ
ベース３内に接合されたｎ導電性半導体領域１８、及び
２と１８との間に存在し主平面１ａに隣接しているｐベ
ース３の部分（これはゲート電極１９により覆われてい
る）を含む。ゲート電極１９は薄い電気絶縁性層２０に
よって主平面１ａから分離されている。このゲート電極
１９は端子１９ａを有する。ゲート電極１６及び１９を
導電性被覆７から分離する例えばＳｉＯ２からなる中間
絶縁層は２１で示されている。
【００１２】サイリスタが電流を通す状態にある場合、
図示したサイリスタ部分にかかる負荷電流分ＩＬ　は主
端子１０から電極９を介してｎエミッタ領域２に流れ、
この領域２からトランジスタＴ２（これは端子１９ａに
供給された正電圧Ｕ２により導電性に接続されている）
を介して被覆７に流れ、更にこの被覆７を介して主端子
８に流れる。その際トランジスタＴ１は正電圧Ｕ１の供
給により端子１７で遮断される。
【００１３】サイリスタを遮断する場合、トランジスタ
Ｔ１は負電圧Ｕ１の供給により端子１７で導電性に接続
され、一方トランジスタＴ２は負電圧Ｕ２の供給により
端子１９ａで遮断される。これにより負荷電流分ＩＬ　
はもはやｎエミッタ領域２には供給されず、被覆７の作
用下に接続された遮断電流回路３、１４、１２及び１１
を介して主端子８に供給され、その結果サイリスタは消
滅される。この場合遮断されたトランジスタＴ２でかな
りの電圧降下が生じ、この電圧は導電性被覆７を介して
半導体領域１２にも供給され、その結果図示した負荷電
流分ＩＬ　は確実に遮断電流路に方向転換される。こう
してサイリスタの確実な無破壊遮断が達成される。すな
わちこのことは、各サイリスタ部分における負荷電流分
ＩＬ　が電流線条化により他のサイリスタ部分内におけ
るよりも大きくなった場合にも可能である。各サイリス
タ部分におけるトランジスタＴ２のこの構成は、他のも
のに比べて著しく大きい負荷電流分によっても遮断を保
護する。
【００１４】本発明の上記実施例の有利な発展によれば
、遮断電流回路３、１４、１２、１１、８をサイリスタ
の通電作動状態での負荷電流回路と明瞭に区別するため
にｎ導電性半導体領域１８の下方でｐベース３内に絶縁
層２２を接合する。絶縁層２２はＯ２　イオンを半導体
基体１内に深く注入することによって得ることができる
。これに代わる他の方法は、層２２を絶縁層としてでは
なく、キャリア寿命を著しく減少された層として構成す
ることである。これは有利には層２２内で半導体基体の
結晶格子を破壊する例えばアルゴン、ヘリウム又は窒素
のような物質のイオンを深く注入することにより行われ
る。もう１つの方法として層２２を高度にドープされた
ｐ領域として形成することもでき、これはｐベース３を
ドープするのに使用した例えば硼素のようなドーパント
を深く注入することによって行うことができる。
【００１５】本発明の図２に示した実施例は半導体基体
１の内部では図１に基づく実施例と同じ構造を有する。 但し半導体領域１８は省かれている。図１とは異なり、
抵抗素子である電界効果形トランジスタＴ２はこの場合
薄膜法で製造されている。この場合詳細には薄い電気絶
縁層２３をｎエミッタ領域２の範囲内で主平面１ａ上に
施す。次いで層２３上にドープされた半導体物質からな
る層をエピタキシャル成長させるが、この層は第１のｎ
＋　ドープされた接続領域２４、第２のｎ＋　ドープさ
れた接続領域２６及びそれらの間に存在するｐドープさ
れたチャネル領域２７を有する。接続領域２４は絶縁層
２３の接触孔２５内でｎエミッタ領域２を接触化する。 チャネル領域２７は絶縁層２８により被覆されており、
更にその上にはトランジスタＴ２のゲート電極１９が施
されている。ゲート電極１６及び１９を導電性被覆７か
ら電気的に絶縁する中間絶縁層は２９で示されている。 図２に基づく実施例の動作は図１に基づく実施例のそれ
に相当する。
【００１６】本発明の他の実施態様は、全半導体領域又
は層を逆の伝導形式のものと代えることによって得られ
るが、その際供給される電圧は逆の記号の電圧によって
代えるべきである。
【図面の簡単な説明】
【図１】サイリスタの半導体基体に集積された抵抗素子
を有する本発明の第１の実施例を示す略示横断面図。
【図２】薄膜法で構成された抵抗素子を有する第２の実
施例を示す略示横断面図。
【符号の説明】
１　　半導体基体 ２　　ｎエミッタ領域 ３　　ｐベース ４　　ｎベース ５　　ｐエミッタ ７　　導電性被覆 ８　　陰極側主端子 ９　　陽極側電極 １０　　陽極側主端子 １１　　電極 １２　　ｐ半導体領域 １３　　側方 １５　　絶縁層 １６　　ゲート電極 １７　　ゲート端子 １８　　ｎ半導体領域 １９　　ゲート電極 ２０　　絶縁層 ２１　　中間絶縁層 ２２　　絶縁層 ２３　　絶縁層 ２４　　接続領域 ２５　　接触孔 ２６　　接続領域 ２７　　チャネル領域 ２８　　絶縁層 ２９　　中間絶縁層 Ｔ１、Ｔ２　　電界効果形トランジスタＩＬ　　　負荷
電流分

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　それぞれ第１導電形のエミッタ、第２
    導電形のベース（３）、第１導電形のベース（４）及び
    第２導電形のエミッタ（５）を形成する異なる導電形の
    ４つの連続する半導体層を有し、第１導電形のエミッタ
    がそれぞれ固有の抵抗素子を介して第１主端子（８）と
    接続している多数のエミッタ領域（２）に分割されてお
    り、第２導電形のエミッタ（５）が第２主端子（１０）
    と接続されており、第１主平面（１ａ）内に個々のエミ
    ッタ領域（２）に隣接してこの領域に所属する電極（１
    １）が備えられており、この電極を介してそれぞれ第２
    導電形のベース（３）から第１主端子（８）への遮断電
    流路が生じる形式のターンオフサイリスタにおいて、個
    々の遮断電流路が、サイリスタの遮断時にこの電流路を
    遮断する第１電界効果形トランジスタ（Ｔ１）を有し、
    全遮断電流路の第１電界効果形トランジスタ（Ｔ１）が
    共通のゲート端子（１７）を有し、また個々の抵抗素子
    が第２電界効果形トランジスタ（Ｔ２）からなり、これ
    が所属のエミッタ領域（２）、この領域に隣接して間隔
    をおいて第２導電形のベース（３）内に接合された第１
    導電形の半導体領域（１８）及びこれらの両領域間に存
    在する第２導電形のベース（３）の部分領域を含み、そ
    の際この部分領域が第１主平面（１ａ）に対して絶縁し
    て配設されている第１ゲート電極（１９）によって覆わ
    れていることを特徴とするターンオフサイリスタ。
  2. 【請求項２】　　それぞれ第１導電形のエミッタ、第２
    導電形のベース（３）、第１導電形のベース（４）及び
    第２導電形のエミッタ（５）を形成する、異なる導電形
    の４つの連続する半導体層を有し、第１導電形のエミッ
    タがそれぞれ固有の抵抗素子を介して第１主端子（８）
    と接続している多数のエミッタ領域（２）に分割されて
    おり、第２導電形のエミッタ（５）が第２主端子（１０
    ）と接続されており、第１主平面（１ａ）内に個々のエ
    ミッタ領域（２）に隣接してこの領域に所属する電極（
    １１）が備えられており、この電極を介してそれぞれ第
    ２導電形のベース（３）から第１主端子（８）への遮断
    電流路が生じる形式のターンオフサイリスタにおいて、
    個々の遮断電流路が、サイリスタの遮断時にこの電流路
    を遮断する第１電界効果形トランジスタ（Ｔ１）を有し
    、全遮断電流路の第１電界効果形トランジスタ（Ｔ１）
    が共通のゲート端子（１７）を有し、また個々の抵抗素
    子が電気絶縁層（２３）により第１主平面（１ａ）から
    分離されている薄膜法で構成された第２電界効果形トラ
    ンジスタ（Ｔ２）からなり、これが第１導電形の第１接
    続領域（２４）、同じ導電形の第２接続領域（２６）及
    びこれらの接続領域間に存在する第２導電形のチャネル
    領域（２７）を含み、その際第１接続領域（２４）は所
    属のエミッタ領域（２）を接触孔（２５）内で接触化し
    、第２接続領域（２６）は第１主端子（８）と接続され
    ており、またチャネル領域（２７）はこの領域に対して
    絶縁して配設された第２ゲート電極（１９）によって覆
    われていることを特徴とするターンオフサイリスタ。
  3. 【請求項３】　　第１電界効果形トランジスタ（Ｔ１）
    がエミッタ領域（２）の側方突出部（１３）に接合され
    た第２導電形の半導体領域（１２）とこの突出部（１３
    ）に隣接して存在する第２導電形のベース（３）の一部
    （１４）とその間に存在する側方突出部（１３）の側縁
    部とからなり、この側縁部は第１主平面（１ａ）に対し
    て絶縁して配設されている第３ゲート電極（１６）によ
    り覆われていることを特徴とする請求項１又は２記載の
    ターンオフサイリスタ。
  4. 【請求項４】　　第１導電形の半導体領域（１８）の下
    方で第２導電形のベース（３）内に絶縁層（２２）が接
    合されていることを特徴とする請求項１ないし３の１つ
    に記載のターンオフサイリスタ。
  5. 【請求項５】　　第１導電形の半導体領域（１８）の下
    方で第２導電形のベース（３）内に、キャリア寿命が著
    しく減少された領域（２２）が接合されていることを特
    徴とする請求項１ないし３の１つに記載のターンオフサ
    イリスタ。
  6. 【請求項６】　　第２導電形のベース（３）が第１導電
    形の半導体領域（１８）の下方にドーピング濃度を高め
    られた領域（２２）を有していることを特徴とする請求
    項１ないし３の１つに記載のターンオフサイリスタ。
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