JPH04313121A - インストラクションメモリ装置 - Google Patents
インストラクションメモリ装置Info
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- JPH04313121A JPH04313121A JP3236960A JP23696091A JPH04313121A JP H04313121 A JPH04313121 A JP H04313121A JP 3236960 A JP3236960 A JP 3236960A JP 23696091 A JP23696091 A JP 23696091A JP H04313121 A JPH04313121 A JP H04313121A
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- Japan
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- instruction
- instructions
- pair
- word
- memory device
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、外部から取得した命令
を保持して命令解読手段に与えるインストラクションメ
モリ装本に関し、ディジタル信号処理プロセッサに適用
して有効な技術に関するものである。
を保持して命令解読手段に与えるインストラクションメ
モリ装本に関し、ディジタル信号処理プロセッサに適用
して有効な技術に関するものである。
【０００２】
【従来の技術】ディジタル信号処理プロセッサは、フィ
ルタリング、イコライゼーション、ノイズやエコーの除
去、変調、フリーエ変換、そして画像の強調や特性パラ
メータの抽出などに利用される。このディジタル信号処
理プロセッサなどのコンピュータ・アーキテクチャの中
には、長さ６０ビット又は６４ビットのような長い命令
語の使用が性能を効果的に高揚できるものもある。しか
し、長い命令語の使用は、多くのプログラム命令がかか
る長い命令語の使用を必要としないために、プログラム
の記憶に関してシステムコストを上昇させる。尚、ディ
ジタル信号処理プロセッサについて記載された文献の例
としては昭和５９年１１月３０日株式会社オーム社発行
の「ＬＳＩハンドブック」第５９３頁乃至第５９８頁が
ある。
ルタリング、イコライゼーション、ノイズやエコーの除
去、変調、フリーエ変換、そして画像の強調や特性パラ
メータの抽出などに利用される。このディジタル信号処
理プロセッサなどのコンピュータ・アーキテクチャの中
には、長さ６０ビット又は６４ビットのような長い命令
語の使用が性能を効果的に高揚できるものもある。しか
し、長い命令語の使用は、多くのプログラム命令がかか
る長い命令語の使用を必要としないために、プログラム
の記憶に関してシステムコストを上昇させる。尚、ディ
ジタル信号処理プロセッサについて記載された文献の例
としては昭和５９年１１月３０日株式会社オーム社発行
の「ＬＳＩハンドブック」第５９３頁乃至第５９８頁が
ある。
【０００３】
【発明が解決しようとする課題】本発明は上記事情に鑑
みてなされたものであり、短い語のためのインストラク
ション・メモリを使用しながら、高速処理に対して有効
な長い命令語を発生するための技術を提供することを目
的とする。
みてなされたものであり、短い語のためのインストラク
ション・メモリを使用しながら、高速処理に対して有効
な長い命令語を発生するための技術を提供することを目
的とする。
【０００４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００６】すなわち、本発明はデータ処理ユニットに
対するインストラクションメモリ装置を対象としている
。内部インストラクション・メモリは一連の命令を記憶
する。２つのシーケンス状に（連続的に若しくは所定の
順番に従って）隣接する命令は各命令フェックサイクル
においてアクセスされる。内部インストラクション・メ
モリに接続されている命令前処理ユニットは、２つのシ
ーケンス状に隣接する命令が組み合わされるための既定
の基準と一致するときに、それら２つの命令を単一の長
い命令語へと組み替える。２つの命令のうちの第１のも
のは、既定の基準が一致しないときに長い命令語を発生
するために非演算命令つまりノップ命令と組み合わされ
る。この場合、第２の命令は、２つの隣接する命令の第
１のものとして次の命令フェッチ・サイクル中に再びア
クセスされる。
対するインストラクションメモリ装置を対象としている
。内部インストラクション・メモリは一連の命令を記憶
する。２つのシーケンス状に（連続的に若しくは所定の
順番に従って）隣接する命令は各命令フェックサイクル
においてアクセスされる。内部インストラクション・メ
モリに接続されている命令前処理ユニットは、２つのシ
ーケンス状に隣接する命令が組み合わされるための既定
の基準と一致するときに、それら２つの命令を単一の長
い命令語へと組み替える。２つの命令のうちの第１のも
のは、既定の基準が一致しないときに長い命令語を発生
するために非演算命令つまりノップ命令と組み合わされ
る。この場合、第２の命令は、２つの隣接する命令の第
１のものとして次の命令フェッチ・サイクル中に再びア
クセスされる。
【０００７】ディジタル信号プロセッサなどにおいて、
プログラム命令は一般に、プロセッサのレジスタへ値を
ロードするロード／ストア命令と、数学的計算を行う算
術演算命令とに大別される。数学的計算はプロセッサの
レジスタを利用しているが、本発明では、ロード／スト
ア命令が、同時に実行される算術演算命令により使用さ
れつつあるレジスタに影響しない限り、ロード／ストア
命令が算術演算命令と同時に行われるという事実を利用
する。
プログラム命令は一般に、プロセッサのレジスタへ値を
ロードするロード／ストア命令と、数学的計算を行う算
術演算命令とに大別される。数学的計算はプロセッサの
レジスタを利用しているが、本発明では、ロード／スト
ア命令が、同時に実行される算術演算命令により使用さ
れつつあるレジスタに影響しない限り、ロード／ストア
命令が算術演算命令と同時に行われるという事実を利用
する。
【０００８】
【作用】本発明は、単一の命令への一連の短い命令語の
組み替えが、セットにある既定の規則により決定される
ような許容された組み合わせを含むときに、それら一連
の短い命令語を外部プログラム・メモリに記憶するのを
可能にする。このことがメモリ記憶の点で視す富むコス
トを低減させ、また、短い命令を長い命令へと動的に組
み替えるのを可能にすることは、プログラムの実行速度
向上若しくは処理能力向上に資する。
組み替えが、セットにある既定の規則により決定される
ような許容された組み合わせを含むときに、それら一連
の短い命令語を外部プログラム・メモリに記憶するのを
可能にする。このことがメモリ記憶の点で視す富むコス
トを低減させ、また、短い命令を長い命令へと動的に組
み替えるのを可能にすることは、プログラムの実行速度
向上若しくは処理能力向上に資する。
【０００９】
【実施例】以下本発明に係る実施例を順次項目に従って
説明する。
説明する。
【００１０】（好ましい実施例の説明）
【００１１】図
１には、外部プログラム・メモリ１０４に接続されたデ
ィジタル信号プロセッサ（ＤＳＰ）１０２を持つデータ
処理システム１００が示されている。外部プログラム・
メモリ１０４は、標準として、ランダム・アクセス・メ
モリ（ＲＡＭ）又はリード・オンリ・メモリ（ＲＯＭ）
であるが、他の型式のメモリ・システムでも使用できる
。いづれの場合においても、ＤＳＰ１０２は、プログラ
ム命令を外部プログラム・メモリ１０４からフェッチし
、そしてそうした命令を、内部メモリ・キャッシュとし
て使用される内部メモリ・バッファ１１０に一時的に記
憶する。例えば、内部メモリ・バッファ１１０は、各々
の長さが３２ビットである５１２命令語の記憶容量を持
つことができる。データを内部メモリ・バッファ１１０
へとロードするめたに使用される正確な機構及びタイミ
ング制御は設置計画、つまりインプリメンテーションご
とに変わる。
１には、外部プログラム・メモリ１０４に接続されたデ
ィジタル信号プロセッサ（ＤＳＰ）１０２を持つデータ
処理システム１００が示されている。外部プログラム・
メモリ１０４は、標準として、ランダム・アクセス・メ
モリ（ＲＡＭ）又はリード・オンリ・メモリ（ＲＯＭ）
であるが、他の型式のメモリ・システムでも使用できる
。いづれの場合においても、ＤＳＰ１０２は、プログラ
ム命令を外部プログラム・メモリ１０４からフェッチし
、そしてそうした命令を、内部メモリ・キャッシュとし
て使用される内部メモリ・バッファ１１０に一時的に記
憶する。例えば、内部メモリ・バッファ１１０は、各々
の長さが３２ビットである５１２命令語の記憶容量を持
つことができる。データを内部メモリ・バッファ１１０
へとロードするめたに使用される正確な機構及びタイミ
ング制御は設置計画、つまりインプリメンテーションご
とに変わる。
【００１２】（短い及び長い命令語）
【００１３】本発明において使用される基礎的原理によ
ると、ＤＳＰ１０２の内部では、命令セットにおける高
度な直交性及び並行性の点から、長い命令語（例えば、
６０〜６４ビット）が使用される。しかし、３２ビット
・ワイド・プログラム・メモリ１０４及びＤＳＰ１０２
と外部メモリとの間における３２ビット・ワイド・イン
タフェースはそれらが６４ビットワイド外部プログラム
メモリに対するものよりもはるかに廉価なために、外部
プログラムメモリ１０４は短い命令語（例えば、３２ビ
ット）を記憶する。命令前処理ユニット１１２は、対に
ある命令語を長い命令語に変換し、そしてそれらをＤＳ
Ｐの命令デコーダ１１４及び１１６へ供給するために使
用される。
ると、ＤＳＰ１０２の内部では、命令セットにおける高
度な直交性及び並行性の点から、長い命令語（例えば、
６０〜６４ビット）が使用される。しかし、３２ビット
・ワイド・プログラム・メモリ１０４及びＤＳＰ１０２
と外部メモリとの間における３２ビット・ワイド・イン
タフェースはそれらが６４ビットワイド外部プログラム
メモリに対するものよりもはるかに廉価なために、外部
プログラムメモリ１０４は短い命令語（例えば、３２ビ
ット）を記憶する。命令前処理ユニット１１２は、対に
ある命令語を長い命令語に変換し、そしてそれらをＤＳ
Ｐの命令デコーダ１１４及び１１６へ供給するために使
用される。
【００１４】ＤＳＰ１０２は２つの命令デコーダ１１４
及び１１６を持っている。第１の命令デコーダ１１４は
、レジスタ１２０へ値をロードするために使用されるレ
ジスタ・ロード及びストア命令を解読するために使用さ
れる。第２の命令デコーダ１１６は、数学的計算を行う
ために算術論理演算回路１２２により実行される算術演
算及び実行制御命令を解読する。算術演算及び実行制御
命令は、ここでは集合的に算術演算命令と呼ばれ、そう
した命令を処理するためのハードウェア回路はＥＸＥＣ
として図示されている。
及び１１６を持っている。第１の命令デコーダ１１４は
、レジスタ１２０へ値をロードするために使用されるレ
ジスタ・ロード及びストア命令を解読するために使用さ
れる。第２の命令デコーダ１１６は、数学的計算を行う
ために算術論理演算回路１２２により実行される算術演
算及び実行制御命令を解読する。算術演算及び実行制御
命令は、ここでは集合的に算術演算命令と呼ばれ、そう
した命令を処理するためのハードウェア回路はＥＸＥＣ
として図示されている。
【００１５】数学的計算はプロセッサのレジスタを利用
しているが、並列命令デコーダ１１４，１１６の使用は
、ロード／ストア命令が同時に実行される算術演算命令
により使用されつつあるレジスタに影響しない限りロー
ド／ストア命令が算術演算命令と同時に行えるという利
点を有する。従来のＦＩＲフィルタ・プログラムはこの
規則に従わないことに注意されたい。これは、内部乗算
器が命令サイクルの始めにそれらレジスタのバージョン
を使用すること、且つそれらレジスタに対して新しく計
算された値がその計算において使用されることを意味す
るようである。レジスタの使用については、組み合わせ
でのＬＤ／ＳＴ及びＥＸＥＣ命令に関し、もしもあるな
らば、いかなる制約があるのかを特定することである。
しているが、並列命令デコーダ１１４，１１６の使用は
、ロード／ストア命令が同時に実行される算術演算命令
により使用されつつあるレジスタに影響しない限りロー
ド／ストア命令が算術演算命令と同時に行えるという利
点を有する。従来のＦＩＲフィルタ・プログラムはこの
規則に従わないことに注意されたい。これは、内部乗算
器が命令サイクルの始めにそれらレジスタのバージョン
を使用すること、且つそれらレジスタに対して新しく計
算された値がその計算において使用されることを意味す
るようである。レジスタの使用については、組み合わせ
でのＬＤ／ＳＴ及びＥＸＥＣ命令に関し、もしもあるな
らば、いかなる制約があるのかを特定することである。
【００１６】図２には、短い命令を長い命令へと組み替
える１つの方法が示されている。内部メモリ・バッファ
（プログラム・バッファとも記す）１１０は２つの欄１
２６及び１２８を持ち、欄１２６は算術演算命令（ＥＸ
ＥＣ）を記憶するために使用され、欄１２８はロード／
ストア命令（ＬＤ／ＳＴ）を記憶するのに使用される。 外部プログラムメモリ１０４における各３２ビット命令
１３０は、１ビット命令識別子ＩＩＤ１３２と、３１ビ
ット命令コード１３４とを含んでいる。ＩＩＤは算術演
算命令に対して値０（ゼロ）に等しく、ロード／ストア
命令に対して値１に等しい。
える１つの方法が示されている。内部メモリ・バッファ
（プログラム・バッファとも記す）１１０は２つの欄１
２６及び１２８を持ち、欄１２６は算術演算命令（ＥＸ
ＥＣ）を記憶するために使用され、欄１２８はロード／
ストア命令（ＬＤ／ＳＴ）を記憶するのに使用される。 外部プログラムメモリ１０４における各３２ビット命令
１３０は、１ビット命令識別子ＩＩＤ１３２と、３１ビ
ット命令コード１３４とを含んでいる。ＩＩＤは算術演
算命令に対して値０（ゼロ）に等しく、ロード／ストア
命令に対して値１に等しい。
【００１７】ＤＳＰのプログラム・カウンタ（以下単に
ＰＣとも記す）１３６が漸増するにつれて、命令はキャ
ッシュ制御器１３８の制御の下で内部プログラム・バッ
ファ１１０へと読み込まれる。各命令からのＩＩＤビッ
トにより制御される命令入力デマルチプレクサ１４０は
、残りの３１ビット命令コードを内部プログラム・バッ
ファ１１０の算術演算命令欄１２６か又はロード／スト
ア欄１２８のいづれかへと切り換える。
ＰＣとも記す）１３６が漸増するにつれて、命令はキャ
ッシュ制御器１３８の制御の下で内部プログラム・バッ
ファ１１０へと読み込まれる。各命令からのＩＩＤビッ
トにより制御される命令入力デマルチプレクサ１４０は
、残りの３１ビット命令コードを内部プログラム・バッ
ファ１１０の算術演算命令欄１２６か又はロード／スト
ア欄１２８のいづれかへと切り換える。
【００１８】もしもシーケンス状にフェッチされる二つ
の命令が或る既定の基準によって規定されるように適合
可能であるとすると、両命令は内部メモリ・バッファ１
１０の単一の欄へとそれぞれロードされ、それにより、
それら２つの命令を単一の長い命令語へと組み合わせる
。もしも２つのシーケンス状にフェッチされる命令が適
合しなければ、そこでの命令は分離せる欄へとロードさ
れ、そして、ノップ（つまり、ＮＯＰ）命令は欄の１つ
の使用されていないスロットへとロードされる。
の命令が或る既定の基準によって規定されるように適合
可能であるとすると、両命令は内部メモリ・バッファ１
１０の単一の欄へとそれぞれロードされ、それにより、
それら２つの命令を単一の長い命令語へと組み合わせる
。もしも２つのシーケンス状にフェッチされる命令が適
合しなければ、そこでの命令は分離せる欄へとロードさ
れ、そして、ノップ（つまり、ＮＯＰ）命令は欄の１つ
の使用されていないスロットへとロードされる。
【００１９】例えば、図３及び図４に示されている本発
明の第１の好ましい実施例における既定の両立性つまり
適合性規則は以下の通りである。つまり、もしも算術演
算命令にロード／ストア命令が続くと、それら２つの算
術演算命令のかたわらにロード／ストア命令を置くこと
により単一の長い命令語へと組み合わされる。もしも１
つの実行命令が別の算術演算命令にすぐに続くとするな
らば、第１の算術演算命令に対する対応するロード／ス
トア・フィールドはノップで満たされ、そして第２の算
術演算命令は内部プログラム・バッファの次の列に記憶
される。同じことはシーケンスにおける２つ又はそれ以
上のロード／ストア命令に対しても適用する。つまり、
ノップは算術演算命令と組み合わされないロード／スト
ア命令の算術演算命令フィールドに置かれることになる
。
明の第１の好ましい実施例における既定の両立性つまり
適合性規則は以下の通りである。つまり、もしも算術演
算命令にロード／ストア命令が続くと、それら２つの算
術演算命令のかたわらにロード／ストア命令を置くこと
により単一の長い命令語へと組み合わされる。もしも１
つの実行命令が別の算術演算命令にすぐに続くとするな
らば、第１の算術演算命令に対する対応するロード／ス
トア・フィールドはノップで満たされ、そして第２の算
術演算命令は内部プログラム・バッファの次の列に記憶
される。同じことはシーケンスにおける２つ又はそれ以
上のロード／ストア命令に対しても適用する。つまり、
ノップは算術演算命令と組み合わされないロード／スト
ア命令の算術演算命令フィールドに置かれることになる
。
【００２０】図５及び図６に示されている第２の好まし
い実施例、そして図８及び図９に示される第３の好まし
い実施例において、そこでの既定の適合性規則は第１の
好ましい実施例におけるものと反対である。つまり、も
しもロード／ストア命令に算術演算命令が続くとすると
、それら２つは、その算術演算命令のかたわらにロード
／ストア命令を置くことにより単一の長い命令語へと組
み替えられる。かくして、２つのシーケンス状にアクセ
スされる命令が長い命令語へ組み替えられるかどうかを
決めるのに使用される規則としては多くの異なる規則が
ある。この発明の他の設置計画では、それらがプログラ
ムにおいて生じる順序には無関係に、しかもそれら２つ
の命令がＤＳＰでの異なるレジスタをアクセスするとき
にのみ、算術演算命令をロード／ストア命令と組み合わ
せることができる。
い実施例、そして図８及び図９に示される第３の好まし
い実施例において、そこでの既定の適合性規則は第１の
好ましい実施例におけるものと反対である。つまり、も
しもロード／ストア命令に算術演算命令が続くとすると
、それら２つは、その算術演算命令のかたわらにロード
／ストア命令を置くことにより単一の長い命令語へと組
み替えられる。かくして、２つのシーケンス状にアクセ
スされる命令が長い命令語へ組み替えられるかどうかを
決めるのに使用される規則としては多くの異なる規則が
ある。この発明の他の設置計画では、それらがプログラ
ムにおいて生じる順序には無関係に、しかもそれら２つ
の命令がＤＳＰでの異なるレジスタをアクセスするとき
にのみ、算術演算命令をロード／ストア命令と組み合わ
せることができる。
【００２１】プログラム命令を外部プログラム・メモリ
からじかにフェッチして実行するＤＳＰはフェッチ・サ
イクル当り１つの命令を実行するというような最大実行
速度を持っている。本発明の内部メモリ・バッファを使
用すると、プログラムがループか又は内部メモリ・バッ
ファへと前もってフェッチされた他のコードを持つ場合
、算術演算命令とロード／ストア命令とは同時に実行さ
れ、それにより、外部プログラム・メモリのみを使用す
るＤＳＰの性能を２倍にしている。
からじかにフェッチして実行するＤＳＰはフェッチ・サ
イクル当り１つの命令を実行するというような最大実行
速度を持っている。本発明の内部メモリ・バッファを使
用すると、プログラムがループか又は内部メモリ・バッ
ファへと前もってフェッチされた他のコードを持つ場合
、算術演算命令とロード／ストア命令とは同時に実行さ
れ、それにより、外部プログラム・メモリのみを使用す
るＤＳＰの性能を２倍にしている。
【００２２】同じ速度性能は、ＤＳＰ上に６２ビット又
は６４ビット・ワイド外部プログラム・メモリ及び同様
に広いプログラム・メモリ・インタフェースを使用する
ことにより達成される。しかしながら、かかる広いメモ
リ・インタフェースはコストの上昇を招き、しかも、算
術演算命令及びロード／ストア命令が単一の長い命令語
へと組み替えることのできなかったフィールドでは外部
メモリに記憶される多数の命令がノップを含むために、
極端に大きなプログラムが必要になる。
は６４ビット・ワイド外部プログラム・メモリ及び同様
に広いプログラム・メモリ・インタフェースを使用する
ことにより達成される。しかしながら、かかる広いメモ
リ・インタフェースはコストの上昇を招き、しかも、算
術演算命令及びロード／ストア命令が単一の長い命令語
へと組み替えることのできなかったフィールドでは外部
メモリに記憶される多数の命令がノップを含むために、
極端に大きなプログラムが必要になる。
【００２３】本発明を組み込んでいるＤＳＰでもって最
大のプロセッサ性能を達成するために、プログラマ、つ
まり、プログラム編集者は算術演算命令及びロード／ス
トア命令がインタリーブされるようにその命令シーケン
スを計画しなければならない。かかるインタリーブは、
算術演算命令及びロード／ストア命令が並列に実行され
ることを可能にする。もしもかかるインタリーブが使用
できないとしても、プログラムは正確に実行され、しか
もＤＳＰのリソースもそれなりに利用される。
大のプロセッサ性能を達成するために、プログラマ、つ
まり、プログラム編集者は算術演算命令及びロード／ス
トア命令がインタリーブされるようにその命令シーケン
スを計画しなければならない。かかるインタリーブは、
算術演算命令及びロード／ストア命令が並列に実行され
ることを可能にする。もしもかかるインタリーブが使用
できないとしても、プログラムは正確に実行され、しか
もＤＳＰのリソースもそれなりに利用される。
【００２４】（第１の好ましい実施例）
【００２５】図
３及び図４を参照するに、そこにはそうした命令が適合
可能であると思われるときにシーケンス状にアクセスさ
れる命令を組み替えるための内部メモリ・バッファ１１
０及び命令前処理ユニット１５０の１つのバージョンの
好ましい実施例が示されている。この回路１５０は、一
連の６２ビット・ワイド並列命令を発生するように、直
列にある３２ビット・ワイド命令を２つの通路へと分割
する。尚、図３と図４は■乃至■で示される対応箇所で
相互に接続される。
３及び図４を参照するに、そこにはそうした命令が適合
可能であると思われるときにシーケンス状にアクセスさ
れる命令を組み替えるための内部メモリ・バッファ１１
０及び命令前処理ユニット１５０の１つのバージョンの
好ましい実施例が示されている。この回路１５０は、一
連の６２ビット・ワイド並列命令を発生するように、直
列にある３２ビット・ワイド命令を２つの通路へと分割
する。尚、図３と図４は■乃至■で示される対応箇所で
相互に接続される。
【００２６】一般に、図３及び図４に示されている回路
１５０は、各フェッチ・サイクルをＥＸＥＣ相とＬＤ／
ＳＴ相とに分割するように動作する。プログラム・カウ
ンタ５４が第１のクロック・サイクルのＥＸＥＣ相の始
めにインクリメントつまり漸増し、そして新しい命令が
アクセスされるものと仮定する。もしもＥＸＥＣ相中に
アクセスされた命令が算術演算命令（ＩＩＤ＝０）であ
るならば、プログラム・カウンタ１５４はＬＤ／ＳＴ相
の始めにおいてインクリメントされ、そして第２の命令
はＬＤ／ＳＴ相中にアクセスされる。もしも第２の命令
が、ＩＩＤ＝１（すなわち、第１のアクセスされた命令
と組み合わされる命令）を持つロード／ストア命令であ
るとすると、その２つの命令はＤＳＰの命令デコーダ１
１４，１１６への伝達のためにパイプライン・レジスタ
１８６へと同時にロードされる。もしも第２の命令がロ
ード／ストア命令でないとすると、ノップ命令はパイプ
ライン・レジスタ１８６へと第１の（算術演算）命令と
共にロードされ、そしてプログラム・カウンタ１５４は
次のＥＸＥＣクロック相の初めに漸増されない。もしも
、ＥＸＥＣクロック相中にアクセスされる第１の命令が
ロード／ストア命令であったならば、それはノップ命令
と共に、パイプライン・レジスタへとロードされ、そし
てプログラム・カウンタ１５４は、次のＥＸＥＣクロッ
ク相の始めまで、漸増されない。
１５０は、各フェッチ・サイクルをＥＸＥＣ相とＬＤ／
ＳＴ相とに分割するように動作する。プログラム・カウ
ンタ５４が第１のクロック・サイクルのＥＸＥＣ相の始
めにインクリメントつまり漸増し、そして新しい命令が
アクセスされるものと仮定する。もしもＥＸＥＣ相中に
アクセスされた命令が算術演算命令（ＩＩＤ＝０）であ
るならば、プログラム・カウンタ１５４はＬＤ／ＳＴ相
の始めにおいてインクリメントされ、そして第２の命令
はＬＤ／ＳＴ相中にアクセスされる。もしも第２の命令
が、ＩＩＤ＝１（すなわち、第１のアクセスされた命令
と組み合わされる命令）を持つロード／ストア命令であ
るとすると、その２つの命令はＤＳＰの命令デコーダ１
１４，１１６への伝達のためにパイプライン・レジスタ
１８６へと同時にロードされる。もしも第２の命令がロ
ード／ストア命令でないとすると、ノップ命令はパイプ
ライン・レジスタ１８６へと第１の（算術演算）命令と
共にロードされ、そしてプログラム・カウンタ１５４は
次のＥＸＥＣクロック相の初めに漸増されない。もしも
、ＥＸＥＣクロック相中にアクセスされる第１の命令が
ロード／ストア命令であったならば、それはノップ命令
と共に、パイプライン・レジスタへとロードされ、そし
てプログラム・カウンタ１５４は、次のＥＸＥＣクロッ
ク相の始めまで、漸増されない。
【００２７】更に特定するに、回路１５０は以下のよう
に動作する。この実施例において、命令予備プロセッサ
１５０はその命令フェッチ率を２倍において実行するた
めのライン１５２上におけるクロック信号を使用する。 ライン１５２上におけるクロック信号は、そのクロック
信号がＡＮＤゲート１５６により通過されるときに、プ
ログラムカウンタ１５４を漸増つまりインクリメントす
る。
に動作する。この実施例において、命令予備プロセッサ
１５０はその命令フェッチ率を２倍において実行するた
めのライン１５２上におけるクロック信号を使用する。 ライン１５２上におけるクロック信号は、そのクロック
信号がＡＮＤゲート１５６により通過されるときに、プ
ログラムカウンタ１５４を漸増つまりインクリメントす
る。
【００２８】クロック信号は、２つの相補状のクロック
信号、つまり、ＬＤ／ＳＴ（すなわち、ロード／ストア
）相信号及びＥＸＥＣ相信号をライン１６２及び１６４
上にそれぞれ発生するために、フリップフロップ回路１
６０により分割される。かくして、各命令フェッチ・サ
イクル（ライン１５２上におけるクロック信号の２つの
クロック・サイクルからなる）は、ライン１６４上にお
けるＥＸＥＣ相信号が可能化される（イネーブルレベル
例えばハイレベルにされる）間のＥＸＥＣ相と、ライン
１６２上におけるＬＤ／ＳＴ相クロック信号が可能化さ
れる間のＬＤ／ＳＴ相とから成っている２つの相を持っ
ている。
信号、つまり、ＬＤ／ＳＴ（すなわち、ロード／ストア
）相信号及びＥＸＥＣ相信号をライン１６２及び１６４
上にそれぞれ発生するために、フリップフロップ回路１
６０により分割される。かくして、各命令フェッチ・サ
イクル（ライン１５２上におけるクロック信号の２つの
クロック・サイクルからなる）は、ライン１６４上にお
けるＥＸＥＣ相信号が可能化される（イネーブルレベル
例えばハイレベルにされる）間のＥＸＥＣ相と、ライン
１６２上におけるＬＤ／ＳＴ相クロック信号が可能化さ
れる間のＬＤ／ＳＴ相とから成っている２つの相を持っ
ている。
【００２９】各アクセスされた命令からの命令識別子Ｉ
ＩＤはＡＮＤゲート１６６及び１６８によりそうした相
クロックの各々と論理的にアンド（論理積）される。も
しも、アクセスされた命令が算術演算命令であることを
意味するＩＩＤ＝０をそのアクセス命令が持つならば、
ＡＮＤゲート１６６は、ＥＸＥＣクロック相中に、ＥＸ
ＥＣ有効と呼ばれる可能化された出力信号を発生する。 また、もしも、アクセスされた命令がロード／ストア命
令であることを意味するＩＩＤ＝１をアクセス命令が持
つならば、ＡＮＤゲート１６８は、ロード／ストア・ク
ロック相中に、ＬＤ／ＳＴ有効と呼ばれる可能化された
出力信号を発生する。２つの信号、つまり、ＥＸＥＣ有
効及びＬＤ／ＳＴ有効は、ＰＣクロック・イネーブルと
呼ばれる信号を発生するために、ＯＲゲート１７０によ
り論理的にオア（論理和）される。ＰＣクロック・イネ
ーブル信号がオンである場合にはいつでも、ライン１５
２上におけるクロック信号の次のパルスがＡＮＤゲート
１５６によって通過され、それにより、プログラム・カ
ウンタＰＣ１５４をインクリメントする。
ＩＤはＡＮＤゲート１６６及び１６８によりそうした相
クロックの各々と論理的にアンド（論理積）される。も
しも、アクセスされた命令が算術演算命令であることを
意味するＩＩＤ＝０をそのアクセス命令が持つならば、
ＡＮＤゲート１６６は、ＥＸＥＣクロック相中に、ＥＸ
ＥＣ有効と呼ばれる可能化された出力信号を発生する。 また、もしも、アクセスされた命令がロード／ストア命
令であることを意味するＩＩＤ＝１をアクセス命令が持
つならば、ＡＮＤゲート１６８は、ロード／ストア・ク
ロック相中に、ＬＤ／ＳＴ有効と呼ばれる可能化された
出力信号を発生する。２つの信号、つまり、ＥＸＥＣ有
効及びＬＤ／ＳＴ有効は、ＰＣクロック・イネーブルと
呼ばれる信号を発生するために、ＯＲゲート１７０によ
り論理的にオア（論理和）される。ＰＣクロック・イネ
ーブル信号がオンである場合にはいつでも、ライン１５
２上におけるクロック信号の次のパルスがＡＮＤゲート
１５６によって通過され、それにより、プログラム・カ
ウンタＰＣ１５４をインクリメントする。
【００３０】ＡＮＤゲート１６６により発生されるＥＸ
ＥＣ有効信号は、マルチプレクサ１７２が、ノップ命令
か又はＥＸＥＣ相中にキャッシュ・メモリ・バッファ１
１０から読み出されたライン１７４上での命令コードの
いづれをパイプライン・レジスタ１７６へロードするの
かを決定する。もしもＥＸＥＣ相中にアクセスされた命
令が算術演算命令であるならば、この命令はパイプライ
ン・レジスタ１７６へとロードされるが、さもなければ
、ノップ命令がロードされる。
ＥＣ有効信号は、マルチプレクサ１７２が、ノップ命令
か又はＥＸＥＣ相中にキャッシュ・メモリ・バッファ１
１０から読み出されたライン１７４上での命令コードの
いづれをパイプライン・レジスタ１７６へロードするの
かを決定する。もしもＥＸＥＣ相中にアクセスされた命
令が算術演算命令であるならば、この命令はパイプライ
ン・レジスタ１７６へとロードされるが、さもなければ
、ノップ命令がロードされる。
【００３１】同様にして、ＡＮＤゲート１６８により発
生されるＬＤ／ＳＴ有効信号は、マルチプレクサ１８０
がノップ命令か又はＬＤ／ＳＴ相中にアクセスされた命
令のいづれをパイプライン・レジスタ１８２へロードす
るかを決定する。もしもＬＤ／ＳＴ相中にアクセスされ
た命令がロード／ストア命令であるならば、この命令は
パイプライン・レジスタ１８２へとロードされるが、さ
もなければ、ノップ命令がロードされる。
生されるＬＤ／ＳＴ有効信号は、マルチプレクサ１８０
がノップ命令か又はＬＤ／ＳＴ相中にアクセスされた命
令のいづれをパイプライン・レジスタ１８２へロードす
るかを決定する。もしもＬＤ／ＳＴ相中にアクセスされ
た命令がロード／ストア命令であるならば、この命令は
パイプライン・レジスタ１８２へとロードされるが、さ
もなければ、ノップ命令がロードされる。
【００３２】各フェッチ・サイクルの終り（すなわち、
次のＥＸＥＣ相の始め）において、パイプライン・レジ
スタ１７６及び１８２に記憶された命令コード及び／又
はノップ命令は、それがＤＳＰ１０２のデコーダ１１４
及び１１６により解読されるにつれて現行の命令語を記
憶するために使用される別なパイプライン・レジスタ１
８６へとロードされる。
次のＥＸＥＣ相の始め）において、パイプライン・レジ
スタ１７６及び１８２に記憶された命令コード及び／又
はノップ命令は、それがＤＳＰ１０２のデコーダ１１４
及び１１６により解読されるにつれて現行の命令語を記
憶するために使用される別なパイプライン・レジスタ１
８６へとロードされる。
【００３３】最適の計算効率は交互せるロード／ストア
命令及び算術演算命令でもってプログラムを順番に配列
することによって達成され、もしも理想的な命令シーケ
ンスが達成されないとしても、外部プログラム・メモリ
１０４での空間は無駄にならない（内部キャッシュ・メ
モリ・バッファ１１０においても然りである）。
命令及び算術演算命令でもってプログラムを順番に配列
することによって達成され、もしも理想的な命令シーケ
ンスが達成されないとしても、外部プログラム・メモリ
１０４での空間は無駄にならない（内部キャッシュ・メ
モリ・バッファ１１０においても然りである）。
【００３４】（第２の好ましい実施例）
【００３５】こ
の発明の第２の実施例を示す図５及び図６において、内
部キャッシュ・メモリ２００はそのキャッシュから２つ
の命令（すなわち、２列のデータ）を同時にアクセスす
るための二重アドレス・デコーダ２０２を持っている。 内部キャッシュ・メモリの各列は、３０ビット命令コー
ド２０４と、２つのフラグ、つまり、命令識別子ＩＩＤ
２０６に加えてグループ化フラグ２０８とを含んでいる
。この実施例における命令識別子ＩＩＤ２０６は第１の
好ましい実施例で使用されたものとは反対の定義を持っ
ている。特に、長い命令の上位語及びロード／ストア命
令に対するＩＩＤは０に等しく、そして長い命令の下位
語及び算術演算命令に対するＩＩＤは１に等しい。かく
して、この実施例は３つの型式の命令、すなわち、算術
演算命令、ロード／ストア命令、及び“長い”命令（す
なわち、本質的に、６０〜６４ビットを占める命令）を
想定している。尚、図５と図６は■乃至■で示される対
応箇所で相互に接続される。
の発明の第２の実施例を示す図５及び図６において、内
部キャッシュ・メモリ２００はそのキャッシュから２つ
の命令（すなわち、２列のデータ）を同時にアクセスす
るための二重アドレス・デコーダ２０２を持っている。 内部キャッシュ・メモリの各列は、３０ビット命令コー
ド２０４と、２つのフラグ、つまり、命令識別子ＩＩＤ
２０６に加えてグループ化フラグ２０８とを含んでいる
。この実施例における命令識別子ＩＩＤ２０６は第１の
好ましい実施例で使用されたものとは反対の定義を持っ
ている。特に、長い命令の上位語及びロード／ストア命
令に対するＩＩＤは０に等しく、そして長い命令の下位
語及び算術演算命令に対するＩＩＤは１に等しい。かく
して、この実施例は３つの型式の命令、すなわち、算術
演算命令、ロード／ストア命令、及び“長い”命令（す
なわち、本質的に、６０〜６４ビットを占める命令）を
想定している。尚、図５と図６は■乃至■で示される対
応箇所で相互に接続される。
【００３６】この発明の実施例における命令前処理回路
２１０は以下のように動作する。２つのシーケンス状に
記憶される命令がキャッシュ２００からアクセスされる
場合、もしも両命令からのグループ化フラグが等しいな
らば、そうした２つの命令は長い命令語へと組み合わさ
れる。もしもグループ化フラグが等しくないとすると、
下位アドレス位置（ここでは、第１のアドレス位置と呼
ばれる）からアクセスされる命令はノップ命令と組み合
わされ、この場合、第２のアクセスされる命令は次の命
令フェッチ・サイクル中に（ジャンプ命令がプログラム
・カウンタに新しい値を再びロードさせるのでなければ
）使用される。かくして、この実施例において、ＥＸＥ
Ｃ及びＬＤ／ＳＴ命令の順序は命令を組み合わせるかど
うかを決定するのに使用されない。代って、各命令に対
するグループ化フラグはこの決定をするのに使用される
。
２１０は以下のように動作する。２つのシーケンス状に
記憶される命令がキャッシュ２００からアクセスされる
場合、もしも両命令からのグループ化フラグが等しいな
らば、そうした２つの命令は長い命令語へと組み合わさ
れる。もしもグループ化フラグが等しくないとすると、
下位アドレス位置（ここでは、第１のアドレス位置と呼
ばれる）からアクセスされる命令はノップ命令と組み合
わされ、この場合、第２のアクセスされる命令は次の命
令フェッチ・サイクル中に（ジャンプ命令がプログラム
・カウンタに新しい値を再びロードさせるのでなければ
）使用される。かくして、この実施例において、ＥＸＥ
Ｃ及びＬＤ／ＳＴ命令の順序は命令を組み合わせるかど
うかを決定するのに使用されない。代って、各命令に対
するグループ化フラグはこの決定をするのに使用される
。
【００３７】この実施例に従って実際に所望の論理を動
作させるには、偶数フラグ（ＥＦ）信号を反転させる必
要があるようで、ＰＣが偶数アドレスを指しているとき
、ＥＦ＝１である。これをチェックしたほうがよい。
作させるには、偶数フラグ（ＥＦ）信号を反転させる必
要があるようで、ＰＣが偶数アドレスを指しているとき
、ＥＦ＝１である。これをチェックしたほうがよい。
【００３８】二つのグループ化されたフラグは、“異な
るライン”信号ＤＬを発生するために、排他的ＯＲゲー
ト２１１へ入力される。ＤＬは、２つのグループ化フラ
グが等しくない（すなわち、長い命令語フォーマットを
用いた場合、２つの命令はプログラムの異なるライン上
にある）ならば、可能化（イネーブルレベルに）される
が、２つのグループ化フラグが等しい場合には無能化（
ディスイネーブルレベルに）される。また、ＤＬ信号は
、図５及び図６に示されているように、プログラム・カ
ウンタ２１４が次の命令フェッチ・サイクルの始めに１
又は２の計数だけインクリメントするかどうかを決定す
るのに使用される。プログラム・カウンタ２１４により
出力されるアドレス値の最下位ビットは、偶数フラグ（
ＥＦ）信号と呼ばれている信号を発生するために反転さ
れる。プログラム・カウンタが偶数アドレスにおける命
令を指しているときでのＥＦは常に１である。スレーブ
・ユニット２１５は、プログラム・カウンタの出力＋１
に等しい値を出力する。
るライン”信号ＤＬを発生するために、排他的ＯＲゲー
ト２１１へ入力される。ＤＬは、２つのグループ化フラ
グが等しくない（すなわち、長い命令語フォーマットを
用いた場合、２つの命令はプログラムの異なるライン上
にある）ならば、可能化（イネーブルレベルに）される
が、２つのグループ化フラグが等しい場合には無能化（
ディスイネーブルレベルに）される。また、ＤＬ信号は
、図５及び図６に示されているように、プログラム・カ
ウンタ２１４が次の命令フェッチ・サイクルの始めに１
又は２の計数だけインクリメントするかどうかを決定す
るのに使用される。プログラム・カウンタ２１４により
出力されるアドレス値の最下位ビットは、偶数フラグ（
ＥＦ）信号と呼ばれている信号を発生するために反転さ
れる。プログラム・カウンタが偶数アドレスにおける命
令を指しているときでのＥＦは常に１である。スレーブ
・ユニット２１５は、プログラム・カウンタの出力＋１
に等しい値を出力する。
【００３９】２つの命令は各命令フェッチ・サイクル中
に読まれるので、そうした２つの命令の命令識別子間を
区別するために２つのラベルが使用される。特に、２つ
の命令はキャッシュ２００でのシーケンシャル状位置（
所定の連続的な配置）から検索されるので、偶数アドレ
ス値（すなわち、ゼロに等しい最下位ビットを持つアド
レス）と、奇数アドレス値とを持つことになる。偶数ア
ドレスにおける命令からのＩＩＤはＥＩＩＤと呼ばれ、
そして奇数アドレスにおける命令からのＩＩＤはＯＩＩ
Ｄと呼ばれる。偶数アドレスにあるキャッシュの列から
の命令コード２０４は母線つまりバス２１６上で伝送さ
れ、奇数アドレスにあるキャッシュの列からの命令コー
ドはバス２１８上で伝送される。
に読まれるので、そうした２つの命令の命令識別子間を
区別するために２つのラベルが使用される。特に、２つ
の命令はキャッシュ２００でのシーケンシャル状位置（
所定の連続的な配置）から検索されるので、偶数アドレ
ス値（すなわち、ゼロに等しい最下位ビットを持つアド
レス）と、奇数アドレス値とを持つことになる。偶数ア
ドレスにおける命令からのＩＩＤはＥＩＩＤと呼ばれ、
そして奇数アドレスにおける命令からのＩＩＤはＯＩＩ
Ｄと呼ばれる。偶数アドレスにあるキャッシュの列から
の命令コード２０４は母線つまりバス２１６上で伝送さ
れ、奇数アドレスにあるキャッシュの列からの命令コー
ドはバス２１８上で伝送される。
【００４０】次に、２つのアクセスされた命令は１つ又
は両命令をパイプライン・レジスタ２２０へと適切にロ
ードするように前処理されなければならない。アクセス
された偶数列からのバス２１６上における命令コードは
、もしもそれがロード／ストア命令（ＥＩＩＤ＝０）で
あるならば、バッファ２２４により”０”入力マルチプ
レクサ２２２へと通過される。もしもそれがプログラム
・カウンタにより指定される命令であるならば、アクセ
スされた命令は共に、パイプライン・レジスタ２２０へ
とロードされることになる。バッファ２２４及び２２８
に対する制御ロジック２２６は、もしもアクセスされた
命令が共にロード／ストア命令であるとすると、２つの
ロード／ストア命令が同時にライン２３０上に現われる
のを回避させるように動作する。同様にして、アクセス
された奇数列からのバス２１８上における命令コードは
、もしもそれがロード／ストア命令（ＯＩＩＤ＝０）で
あるならば、バッファ２２８によりマルチプレクサ２２
２の”０”入力へと通過され、そしてロジック２２６は
、これがそのプログラム・カウンタにより指示されてい
る命令であるのかあるいは両アクセスされた命令がパイ
プライン・レジスタ２２０へとロードされるべきなのか
どうかを決定する。
は両命令をパイプライン・レジスタ２２０へと適切にロ
ードするように前処理されなければならない。アクセス
された偶数列からのバス２１６上における命令コードは
、もしもそれがロード／ストア命令（ＥＩＩＤ＝０）で
あるならば、バッファ２２４により”０”入力マルチプ
レクサ２２２へと通過される。もしもそれがプログラム
・カウンタにより指定される命令であるならば、アクセ
スされた命令は共に、パイプライン・レジスタ２２０へ
とロードされることになる。バッファ２２４及び２２８
に対する制御ロジック２２６は、もしもアクセスされた
命令が共にロード／ストア命令であるとすると、２つの
ロード／ストア命令が同時にライン２３０上に現われる
のを回避させるように動作する。同様にして、アクセス
された奇数列からのバス２１８上における命令コードは
、もしもそれがロード／ストア命令（ＯＩＩＤ＝０）で
あるならば、バッファ２２８によりマルチプレクサ２２
２の”０”入力へと通過され、そしてロジック２２６は
、これがそのプログラム・カウンタにより指示されてい
る命令であるのかあるいは両アクセスされた命令がパイ
プライン・レジスタ２２０へとロードされるべきなのか
どうかを決定する。
【００４１】バッファ２３２及び２３４は、マルチプレ
クサ２２２に対するのと同じ制御方法を用いて、ライン
２４０を介してロジック２３８の制御の下で偶数及び奇
数命令バス２１６及び２１８からの命令をマルチプレク
サ２３６の｀０´入力へと通過させるけれども、算術演
算命令（ＥＩＩＤ＝１又はＯＩＩＤ＝１）はそのマルチ
プレクサへと通過される。制御論理回路（ロジック）２
２６及び２３８に対する図６に示されているブール論理
式は一例であり、少ない数のインバータ、ＮＡＮＤゲー
ト及びＮＯＲゲートを用いて容易に履行される。
クサ２２２に対するのと同じ制御方法を用いて、ライン
２４０を介してロジック２３８の制御の下で偶数及び奇
数命令バス２１６及び２１８からの命令をマルチプレク
サ２３６の｀０´入力へと通過させるけれども、算術演
算命令（ＥＩＩＤ＝１又はＯＩＩＤ＝１）はそのマルチ
プレクサへと通過される。制御論理回路（ロジック）２
２６及び２３８に対する図６に示されているブール論理
式は一例であり、少ない数のインバータ、ＮＡＮＤゲー
ト及びＮＯＲゲートを用いて容易に履行される。
【００４２】制御論理回路２５０及び２５２は、マルチ
プレクサ２２２及び２３６がライン２３０及び２４０上
での命令か又はノップ命令のいづれをパイプライン・レ
ジスタ２２０へ通過させるのかを決定する。もしも２つ
の検索された命令が、ＤＬを０に等しくする同じグルー
プ化フラグを持つならば、論理回路２５０及び２５２は
共に、”０”の値を出力して、両マルチプレクサに作用
し、検索された命令（ライン２３０及び２４０上で見出
せる）をパイプライン・レジスタ２２０へと通過させる
。こうした命令は次の命令フェッチ・サイクルの始めに
おいていそのクロック信号によりパイプライン・レジス
タ２２０へとラッチされる。
プレクサ２２２及び２３６がライン２３０及び２４０上
での命令か又はノップ命令のいづれをパイプライン・レ
ジスタ２２０へ通過させるのかを決定する。もしも２つ
の検索された命令が、ＤＬを０に等しくする同じグルー
プ化フラグを持つならば、論理回路２５０及び２５２は
共に、”０”の値を出力して、両マルチプレクサに作用
し、検索された命令（ライン２３０及び２４０上で見出
せる）をパイプライン・レジスタ２２０へと通過させる
。こうした命令は次の命令フェッチ・サイクルの始めに
おいていそのクロック信号によりパイプライン・レジス
タ２２０へとラッチされる。
【００４３】もしも２つの検索された命令が、ＤＬを１
に等しくする、同じグループ化フラグを持たないならば
、論理回路２５０は、プログラム・カウンタにより指示
される命令が算術演算命令（ＯＩＩＤ又はＥＩＩＤ＝１
）であることを条件にして、ノップ（ＮＯＰ）をパイプ
ライン・レジスタ２２０の”ＬＤ／ＳＴ”部分へ伝送し
、さもなければ、その”０”入力ポート上における検索
された命令をパイプライン・レジスタ２２０のＬＤ／Ｓ
Ｔ部分へと通過させることになる。同様にして、もしも
２つの検索された命令が同じグループ化フラグ（ＤＬ＝
１）を持たないならば、論理回路２５２は、プログラム
・カウンタにより指示されている命令がロード／ストア
命令（ＯＩＩＤ又はＥＩＩＤ＝０）であることを条件に
して、ノップ（ＮＯＰ）をパイプライン・レジスタ２２
０のＥＸＥＣ部分へ伝送し、さもなければ、その”０”
入力ポート上における検索された命令をパイプライン・
レジスタ２２０へと通過させることになる。
に等しくする、同じグループ化フラグを持たないならば
、論理回路２５０は、プログラム・カウンタにより指示
される命令が算術演算命令（ＯＩＩＤ又はＥＩＩＤ＝１
）であることを条件にして、ノップ（ＮＯＰ）をパイプ
ライン・レジスタ２２０の”ＬＤ／ＳＴ”部分へ伝送し
、さもなければ、その”０”入力ポート上における検索
された命令をパイプライン・レジスタ２２０のＬＤ／Ｓ
Ｔ部分へと通過させることになる。同様にして、もしも
２つの検索された命令が同じグループ化フラグ（ＤＬ＝
１）を持たないならば、論理回路２５２は、プログラム
・カウンタにより指示されている命令がロード／ストア
命令（ＯＩＩＤ又はＥＩＩＤ＝０）であることを条件に
して、ノップ（ＮＯＰ）をパイプライン・レジスタ２２
０のＥＸＥＣ部分へ伝送し、さもなければ、その”０”
入力ポート上における検索された命令をパイプライン・
レジスタ２２０へと通過させることになる。
【００４４】図７を参照するに、そこには、図５及び図
６に示されているこの発明の実施例に関連して使用する
ための命令メモリ・キャッシュ２００の１つの実施例が
示されている。このメモリ・キャッシュは２つのメモリ
・バンク２６０及び２６２を持ち、バンク２６０は命令
を偶数アドレス位置に記憶するために使用され、バンク
２６２は命令を奇数アドレス位置に記憶するために使用
される。そこにはまた、２つのプログラム・カウンタ、
つまり、マスタ・プログラム・カウンタ２６４と、そし
てカウンタ２６４の出力よりも１だけ大きい値を常に出
力するスレーブ・プログラム・カウンタ２６６とがある
。
６に示されているこの発明の実施例に関連して使用する
ための命令メモリ・キャッシュ２００の１つの実施例が
示されている。このメモリ・キャッシュは２つのメモリ
・バンク２６０及び２６２を持ち、バンク２６０は命令
を偶数アドレス位置に記憶するために使用され、バンク
２６２は命令を奇数アドレス位置に記憶するために使用
される。そこにはまた、２つのプログラム・カウンタ、
つまり、マスタ・プログラム・カウンタ２６４と、そし
てカウンタ２６４の出力よりも１だけ大きい値を常に出
力するスレーブ・プログラム・カウンタ２６６とがある
。
【００４５】両プログラム・カウンタには初期値がロー
ドされている。マスタ・プログラム・カウンタには特定
の値がロードされ、そしてスレーブ・プログラム・カウ
ンタはそれをカウンタ回路２７０へとロードする前に１
だけその値を漸増させるのにインクリメント回路２６８
を使用する。その後、両カウンタ２６４及び２６６は、
新しい出発アドレスがプログラム・カウンタへとロード
されるまで、各フェッチ・サイクルの始めにおいて同じ
量（１又は２）だけ漸増される。
ドされている。マスタ・プログラム・カウンタには特定
の値がロードされ、そしてスレーブ・プログラム・カウ
ンタはそれをカウンタ回路２７０へとロードする前に１
だけその値を漸増させるのにインクリメント回路２６８
を使用する。その後、両カウンタ２６４及び２６６は、
新しい出発アドレスがプログラム・カウンタへとロード
されるまで、各フェッチ・サイクルの始めにおいて同じ
量（１又は２）だけ漸増される。
【００４６】２つのプログラム・カウンタ２６４及び２
６６からの出力は、どのカウンタ出力が各メモリ・バン
ク２６０，２６２へ行くべきかを決定するのに２つのマ
ルチプレクサ２７２及び２７４を必要とするようになっ
ている。マルチプレクサ２７２は２つの計数値のうち１
つをメモリ・バンク２６０へ送出し、マルチプレクサ２
７４は２つの計数値のうちの他の１つをメモリ・バンク
２６２へ送出する。特に、マスタ・プログラム・カウン
タ２６４により出力される計数値の最下位ビット（ＬＳ
Ｂ）は各マルチプレクサ２７２，２７４のうちのどの入
力が使用されるべきなのかを特定するのに使用される。 もしもＬＳＢが０に等しいならば、マスタ・プログラム
・カウンタ２６４は偶数値を出力し（そしてスレーブ・
カウンタ２６６は奇数値を出力する）、それ故、マスタ
・プログラム計数値は偶数メモリ・バンク２６０のため
に使用され、そしてスレーブ・プログラム計数値は奇数
メモリ・バンク２６２のために使用される。もしもＬＳ
Ｂが１に等しいとすると、マスタ・プログラム計数値は
奇数メモリ・バンク２６２のために使用され、そしてス
レーブ・プログラム計数値は奇数メモリ・バンク２６０
のために使用される。
６６からの出力は、どのカウンタ出力が各メモリ・バン
ク２６０，２６２へ行くべきかを決定するのに２つのマ
ルチプレクサ２７２及び２７４を必要とするようになっ
ている。マルチプレクサ２７２は２つの計数値のうち１
つをメモリ・バンク２６０へ送出し、マルチプレクサ２
７４は２つの計数値のうちの他の１つをメモリ・バンク
２６２へ送出する。特に、マスタ・プログラム・カウン
タ２６４により出力される計数値の最下位ビット（ＬＳ
Ｂ）は各マルチプレクサ２７２，２７４のうちのどの入
力が使用されるべきなのかを特定するのに使用される。 もしもＬＳＢが０に等しいならば、マスタ・プログラム
・カウンタ２６４は偶数値を出力し（そしてスレーブ・
カウンタ２６６は奇数値を出力する）、それ故、マスタ
・プログラム計数値は偶数メモリ・バンク２６０のため
に使用され、そしてスレーブ・プログラム計数値は奇数
メモリ・バンク２６２のために使用される。もしもＬＳ
Ｂが１に等しいとすると、マスタ・プログラム計数値は
奇数メモリ・バンク２６２のために使用され、そしてス
レーブ・プログラム計数値は奇数メモリ・バンク２６０
のために使用される。
【００４７】本発明を適用するＦＩＲフイルタ・プログ
ラム（ＦＩＲ ＤＳＰ プログラム）の例を表記す
ると以下のようになる。 （ＩＮＳＴＲタイプ） （ コード ）
（ 内容／注釈 ）［コードの管理区間］ ＥＸＥＣ Ｒ３＝スケール
／＊スケーリング定数中の負荷ＥＸＥＣ
Ａ０＝＄０ ／
＊データのためのベースアドレスＥＸＥＣ
Ａ８＝＄１００ ／＊係数のた
めのベースアドレスＥＸＥＣ ＭＲ＝タップ
＿ナンバー ／＊モジュロサイズ＜フィルタタッ
プナンバーＥ
ＸＥＣ Ａ１＝タップ＿ナンバー２ ／＊
計数を繰り返す ｆｓｔａ
ｒｔＥＸＥＣ 待ち（ＳＩＲ）
／＊直列入力を待つＥＸＥＣ
Ｒ４＝ｓｉｒ ／＊直列入
力をフェッチＥＸＥＣ Ｒ４＝フロート（Ｒ
３） ／＊データ変換ＬＤ／ＳＴ ＊Ａ０
＝Ｒ４ ／＊最新データと
して記憶ＬＤ／ＳＴ Ｒ０＝＊Ａ０＋＋％ Ｒ
１＝＊Ａ８＋＋％ＬＤ／ＳＴ｜ＥＸＥＣ Ｒ０＝＊Ａ
０＋＋％ Ｒ１＝＊Ａ８＋＋％ＥＸＥＣ
Ａ１を反復 ［コードのナンバー・クランチング区間］ＬＤ／ＳＴ｜
ＥＸＥＣ Ｒ０＝＊Ａ０＋＋％ ／＊フィルタ・コ
ア Ｒ１
＝＊Ａ８＋＋％
‖ＦＲ２＝Ｒ０＊ｒ１‖ＦＲ５＋＝Ｒ２
）［コードの管理区間
］ ＥＸＥＣ Ａ０−＝＄１
／＊データ・ポインタ ｄｅｃＥＸＥ
Ｃ Ｒ５＝ＦＩ×（Ｒ３）
／＊データ変換ＥＸＥＣ
ＳＯＲ＝Ｒ５ ／＊データ・アウトＥＸ
ＥＣ 待（ＳＯＲ）
／＊直列出力を待つＥＸＥＣ
ｆｓｔａｒｔに戻る
ラム（ＦＩＲ ＤＳＰ プログラム）の例を表記す
ると以下のようになる。 （ＩＮＳＴＲタイプ） （ コード ）
（ 内容／注釈 ）［コードの管理区間］ ＥＸＥＣ Ｒ３＝スケール
／＊スケーリング定数中の負荷ＥＸＥＣ
Ａ０＝＄０ ／
＊データのためのベースアドレスＥＸＥＣ
Ａ８＝＄１００ ／＊係数のた
めのベースアドレスＥＸＥＣ ＭＲ＝タップ
＿ナンバー ／＊モジュロサイズ＜フィルタタッ
プナンバーＥ
ＸＥＣ Ａ１＝タップ＿ナンバー２ ／＊
計数を繰り返す ｆｓｔａ
ｒｔＥＸＥＣ 待ち（ＳＩＲ）
／＊直列入力を待つＥＸＥＣ
Ｒ４＝ｓｉｒ ／＊直列入
力をフェッチＥＸＥＣ Ｒ４＝フロート（Ｒ
３） ／＊データ変換ＬＤ／ＳＴ ＊Ａ０
＝Ｒ４ ／＊最新データと
して記憶ＬＤ／ＳＴ Ｒ０＝＊Ａ０＋＋％ Ｒ
１＝＊Ａ８＋＋％ＬＤ／ＳＴ｜ＥＸＥＣ Ｒ０＝＊Ａ
０＋＋％ Ｒ１＝＊Ａ８＋＋％ＥＸＥＣ
Ａ１を反復 ［コードのナンバー・クランチング区間］ＬＤ／ＳＴ｜
ＥＸＥＣ Ｒ０＝＊Ａ０＋＋％ ／＊フィルタ・コ
ア Ｒ１
＝＊Ａ８＋＋％
‖ＦＲ２＝Ｒ０＊ｒ１‖ＦＲ５＋＝Ｒ２
）［コードの管理区間
］ ＥＸＥＣ Ａ０−＝＄１
／＊データ・ポインタ ｄｅｃＥＸＥ
Ｃ Ｒ５＝ＦＩ×（Ｒ３）
／＊データ変換ＥＸＥＣ
ＳＯＲ＝Ｒ５ ／＊データ・アウトＥＸ
ＥＣ 待（ＳＯＲ）
／＊直列出力を待つＥＸＥＣ
ｆｓｔａｒｔに戻る
【００４８】上記プ
ログラムにおける第１の管理区間に関して、ＥＸＥＣ及
びＬＤ／ＳＴ命令に対して３０ビット又は３２ビットの
長さの命令を使用すると、単一の３２ビット命令セット
のみを使用するＤＳＰにおけるよりも一層の機能及びメ
モリ／レジスタ・リソースを可能にする。そのプログラ
ムの”ナンバー・クランチング区間”は並列ＥＸＥＣ及
びＬＤ／ＳＴ演算を利用する。ナンバー・クランチング
区間は短いので、すべての命令は、外部プログラム・メ
モリをアクセスすることなしに、メモリ・キャッシュ２
００からアクセスされることになる。更に、ナンバー・
クランチング区間は短いが、それは多くの回数繰り返さ
れて、かかる並列処理が信号処理プログラムの小さな数
のラインのみにおいて使用される場合でさえ、算術演算
命令及びロード／ストア命令の並列処理を有効にする。
ログラムにおける第１の管理区間に関して、ＥＸＥＣ及
びＬＤ／ＳＴ命令に対して３０ビット又は３２ビットの
長さの命令を使用すると、単一の３２ビット命令セット
のみを使用するＤＳＰにおけるよりも一層の機能及びメ
モリ／レジスタ・リソースを可能にする。そのプログラ
ムの”ナンバー・クランチング区間”は並列ＥＸＥＣ及
びＬＤ／ＳＴ演算を利用する。ナンバー・クランチング
区間は短いので、すべての命令は、外部プログラム・メ
モリをアクセスすることなしに、メモリ・キャッシュ２
００からアクセスされることになる。更に、ナンバー・
クランチング区間は短いが、それは多くの回数繰り返さ
れて、かかる並列処理が信号処理プログラムの小さな数
のラインのみにおいて使用される場合でさえ、算術演算
命令及びロード／ストア命令の並列処理を有効にする。
【００４９】（第３の好ましい実施例）
【００５０】図
８及び図９に示されている実施例は、図５及び図６に示
され且つ前に述べた第２の実施例の変形例である。特に
、命令メモリ・キャッシュ３００は１ビット命令識別子
ＩＩＤ３０２を各列に対して含むが、グループ化フラグ
を含んでいない。これは、各命令に対する命令コードを
、３０ビットのみに代わって、３１ビットの長さにする
のを可能にする。
８及び図９に示されている実施例は、図５及び図６に示
され且つ前に述べた第２の実施例の変形例である。特に
、命令メモリ・キャッシュ３００は１ビット命令識別子
ＩＩＤ３０２を各列に対して含むが、グループ化フラグ
を含んでいない。これは、各命令に対する命令コードを
、３０ビットのみに代わって、３１ビットの長さにする
のを可能にする。
【００５１】この実施例に対する命令プロセッサ回路３
１０を履行するには、偶数列命令識別子ＥＩＩＤ、奇数
列命令識別子ＯＩＩＤ及び偶数フラグＥＦに基づいて”
差ライン”ＤＬ信号（図においてオーバーバーが付され
た信号であり、以下反転ＤＬ信号とも記す）を発生する
特別な論理回路３１２が必要である。特に、反転ＤＬ信
号が０に等しくそして２つの検索された命令は、第１の
検索された命令がＩＩＤ＝０としたＬＤ／ＳＴ命令であ
りそして第２の検索された命令がＩＩＤ＝１としたＥＸ
ＥＣ命令であることを条件に長い命令語へと組み替えら
れる。ＥＦ信号は、第１の検索された命令が偶数命令か
又は奇数命令のいづれに対応しているのかを決めるため
に論理回路３１２により使用され、それにより、次のブ
ール公式が前記反転ＤＬ信号に対して使用されることを
可能にする。すなわち： ／ＤＬ＝（ＥＦ・／ＥＩＩＤ・ＯＩＩＤ）＋（／ＥＦ・
ＥＩＩＤ・／ＯＩＩＤ）さもなければ、この実施例にお
けるハードウェアは、図５及び図６に示されている第２
の好ましい実施例に対するものと同じである。尚、上記
ブール式において信号の前に付された記号／は反転レベ
ルを意味する。
１０を履行するには、偶数列命令識別子ＥＩＩＤ、奇数
列命令識別子ＯＩＩＤ及び偶数フラグＥＦに基づいて”
差ライン”ＤＬ信号（図においてオーバーバーが付され
た信号であり、以下反転ＤＬ信号とも記す）を発生する
特別な論理回路３１２が必要である。特に、反転ＤＬ信
号が０に等しくそして２つの検索された命令は、第１の
検索された命令がＩＩＤ＝０としたＬＤ／ＳＴ命令であ
りそして第２の検索された命令がＩＩＤ＝１としたＥＸ
ＥＣ命令であることを条件に長い命令語へと組み替えら
れる。ＥＦ信号は、第１の検索された命令が偶数命令か
又は奇数命令のいづれに対応しているのかを決めるため
に論理回路３１２により使用され、それにより、次のブ
ール公式が前記反転ＤＬ信号に対して使用されることを
可能にする。すなわち： ／ＤＬ＝（ＥＦ・／ＥＩＩＤ・ＯＩＩＤ）＋（／ＥＦ・
ＥＩＩＤ・／ＯＩＩＤ）さもなければ、この実施例にお
けるハードウェアは、図５及び図６に示されている第２
の好ましい実施例に対するものと同じである。尚、上記
ブール式において信号の前に付された記号／は反転レベ
ルを意味する。
【００５２】この実施例を使用して、もしもプログラマ
が次のプログラム・シーケンス、つまり：ＬＤ／ＳＴ
ノップノップ
ＥＸＥＣを意図的にプログラムしたいならば、
プログラマは、外部メモリにおけるノップ命令をＬＤ／
ＳＴ命令とＥＸＥＣ命令との間に挿入しなければならな
い。これは、最終的に実行されるプログラムに対する外
部的に記憶されるプログラムの圧縮比における幾らかの
損失を意味するが、ノップ命令の明確なプログラミング
を必要とする、かかる命令シーケンスはごくまれに生じ
るようである。
が次のプログラム・シーケンス、つまり：ＬＤ／ＳＴ
ノップノップ
ＥＸＥＣを意図的にプログラムしたいならば、
プログラマは、外部メモリにおけるノップ命令をＬＤ／
ＳＴ命令とＥＸＥＣ命令との間に挿入しなければならな
い。これは、最終的に実行されるプログラムに対する外
部的に記憶されるプログラムの圧縮比における幾らかの
損失を意味するが、ノップ命令の明確なプログラミング
を必要とする、かかる命令シーケンスはごくまれに生じ
るようである。
【００５３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば外
部プログラムメモリから供給される命令は３２ビットに
限定されず、１６ビット等その他適宜のビット数であっ
てもよい。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば外
部プログラムメモリから供給される命令は３２ビットに
限定されず、１６ビット等その他適宜のビット数であっ
てもよい。
【００５４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるディジ
タル信号処理プロセッサに適用した場合について説明し
たが本発明はそれに限定されるものではなくその他各種
のデータ処理ユニットに適用することができる。
なされた発明をその背景となった利用分野であるディジ
タル信号処理プロセッサに適用した場合について説明し
たが本発明はそれに限定されるものではなくその他各種
のデータ処理ユニットに適用することができる。
【００５５】本発明は、少なくとも外部から取得する命
令語をそれよりもビット数の多い命令に組み替えて命令
解読手段に供給する条件の者に適用することができる。
令語をそれよりもビット数の多い命令に組み替えて命令
解読手段に供給する条件の者に適用することができる。
【００５６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５７】すなわち、単一の命令への一連の短い命令
語の組み替えが、セットにある既定の規則により決定さ
れるような許容された組み合わせを含むときに、それら
一連の短い命令語を外部プログラム・メモリに記憶する
のを可能にするので、メモリ記憶の点ではシステムコス
トの上昇を抑えることができ、且つ、短い命令を長い命
令へと動的に組み替えるのを可能にすることによってプ
ログラムの実行速度を向上させることができるという効
果を得る。
語の組み替えが、セットにある既定の規則により決定さ
れるような許容された組み合わせを含むときに、それら
一連の短い命令語を外部プログラム・メモリに記憶する
のを可能にするので、メモリ記憶の点ではシステムコス
トの上昇を抑えることができ、且つ、短い命令を長い命
令へと動的に組み替えるのを可能にすることによってプ
ログラムの実行速度を向上させることができるという効
果を得る。
【図１】図１は内部インストラクション・メモリと命令
前処理ユニットを持つディジタル信号プロセッサのブロ
ック図である。
前処理ユニットを持つディジタル信号プロセッサのブロ
ック図である。
【図２】図２は長い命令語を発生して記憶するための内
部インストラクション・メモリバッファの概念的ブロッ
ク図である。
部インストラクション・メモリバッファの概念的ブロッ
ク図である。
【図３】図３は図４と共に示す本発明の第１の好ましい
実施例のブロック図である。
実施例のブロック図である。
【図４】図４は図３と共に示す本発明の第１の好ましい
実施例のブロック図である。
実施例のブロック図である。
【図５】図５は図６と共に示す本発明の第２の好ましい
実施例のブロック図である。
実施例のブロック図である。
【図６】図６は図５と共に示す本発明の第２の好ましい
実施例のブロック図である。
実施例のブロック図である。
【図７】図７は本発明のメモリバッファ部分を履行する
のに適しているメモリバッファのブロック図である。
のに適しているメモリバッファのブロック図である。
【図８】図８は図９と共に示す本発明の第３の好ましい
実施例のブロック図である。
実施例のブロック図である。
【図９】図９は図８と共に示す本発明の第３の好ましい
実施例のブロック図である。
実施例のブロック図である。
１００ データ処理システム
１０２ ディジタル信号処理プロセッサ１０４ 外
部プログラム・メモリ １１０ 内部メモリ・バッファ １１２ 命令前処理ユニット １１４ ロード／ストア命令デコーダ１１６ ＥＸ
ＥＣ命令デコーダ １２０ レジスタ １２６ 算術演算命令欄 １２８ ロード／ストア欄 １２２ 算術論理演算回路 １３６ プログラム・カウンタ １３８ キャッシュ制御器 １４０ 命令入力デマルチプレクサ １５０ 命令前処理ユニット １５４ プログラムカウンタ １６０ フリップフロップ回路 １７６ パイプラインレジスタ １８２ パイプラインレジスタ １８６ パイプラインレジスタ ２００ 内部キャッシュ・メモリ ２０２ ２重アドレスデコーダ ２０４ 命令コード ２０６ 命令識別子ＩＩＤ ２０８ グループ化フラグ ２１０ 命令前処理ユニット ２１４ プログラム・カウンタ ２２０ パイプライン・レジスタ ２２６，２３８ ロジック ２６０，２６２ メモリバンク ２６４ マスタ・プログラム・カウンタ２６６ ス
レーブ・プログラム・カウンタ３００ 命令メモリ・
キャッシュ ３１０ 命令プロセッサ回路
部プログラム・メモリ １１０ 内部メモリ・バッファ １１２ 命令前処理ユニット １１４ ロード／ストア命令デコーダ１１６ ＥＸ
ＥＣ命令デコーダ １２０ レジスタ １２６ 算術演算命令欄 １２８ ロード／ストア欄 １２２ 算術論理演算回路 １３６ プログラム・カウンタ １３８ キャッシュ制御器 １４０ 命令入力デマルチプレクサ １５０ 命令前処理ユニット １５４ プログラムカウンタ １６０ フリップフロップ回路 １７６ パイプラインレジスタ １８２ パイプラインレジスタ １８６ パイプラインレジスタ ２００ 内部キャッシュ・メモリ ２０２ ２重アドレスデコーダ ２０４ 命令コード ２０６ 命令識別子ＩＩＤ ２０８ グループ化フラグ ２１０ 命令前処理ユニット ２１４ プログラム・カウンタ ２２０ パイプライン・レジスタ ２２６，２３８ ロジック ２６０，２６２ メモリバンク ２６４ マスタ・プログラム・カウンタ２６６ ス
レーブ・プログラム・カウンタ３００ 命令メモリ・
キャッシュ ３１０ 命令プロセッサ回路
Claims (6)
- 【請求項１】 外部から取得した命令を保持して命令
解読手段に与えるインストラクションメモリ装置であっ
て、指定されたアドレス位置に第１の命令が記憶され、
記憶された第１の命令を含む一対のシーケンス状に隣接
する命令を同時にアクセスするための手段を含んでいて
、一連の命令を一連のアドレス位置に記憶するための記
憶手段と前記記憶手段に接続されていて、前記対にある
命令が、組み合わされるための既定の基準と一致すると
きに、前記対にある命令を単一の長い命令語へと組み替
えるための命令前処理手段とを備えていることを特徴と
するインストラクションメモリ装置。 - 【請求項２】 前記命令前処理手段は、既定の基準に
一致しないときには、前記対にあるシーケンス状に隣接
せる命令の前記第１の命令のみから長い命令語を発生す
ることを特徴とする請求項１記載のインストラクション
メモリ装置。 - 【請求項３】 前記記憶手段及び命令前処理手段に接
続されていて、前記指定されたアドレスを発生するプロ
グラム・カウンタを更に含み、前記プログラム・カウン
タは、前記命令前処理手段が前記対にあるシーケンス状
に隣接せる命令の前記第１の命令のみから長い命令語を
発生するときに前記指定されたアドレスを１の値だけ漸
増させ、前記命令前処理手段が前記対にあるシーケンス
状に隣接せる命令を単一の長い命令語へと組み替えると
きに前記指定されたアドレスを２の値だけ漸増させるた
めの手段を備えていることを特徴とする請求項２記載の
インストラクションメモリ装置。 - 【請求項４】 前記命令前処理手段は、前記既定の基
準が適合されない場合に、前記対にあるシーケンス状に
隣接する命令のうちの前記第１の命令のみから長い命令
語を発生するために前記第１の命令を既定のノップ命令
と組合わせることにより当該長い命令語を発生する手段
を含んでいることを特徴とする請求項２記載のインスト
ラクションメモリ装置。 - 【請求項５】 レジスタ・ストア及びロード命令を解
読する第１の命令デコーダと、演算手段で演算を行うた
めの命令を解読する第２の命令デコーダとを含むディジ
タル信号処理ユニットのためのインストラクションメモ
リ装置であって、指定されたアドレス位置に第１の命令
が記憶され、記憶された第１の命令を含む一対のシーケ
ンス状に隣接する命令を同時にアクセスするための手段
を含んでいて、一連の命令を一連のアドレス位置に記憶
するための記憶手段と前記記憶手段に接続されていて、
前記対にある命令が、組み合わされるための既定の基準
と一致するときに、前記対にある命令を単一の長い命令
語へと組み替え、前記既定の基準に一致しないときには
、前記対にあるシーケンス状に隣接せる命令の前記第１
の命令のみから長い命令語を発生するための命令前処理
手段とを備え前記既定の基準は、前記対にあるシーケン
ス状に隣接せる命令の一方がレジスタ・ストア命令とレ
ジスタ・ロード命令とから成るセットから選ばれた命令
であり、そして前記対にある命令の他方が演算手段で演
算を行うための命令であることを特徴とするインストラ
クションメモリ装置。 - 【請求項６】 前記記憶手段及び命令前処理手段に接
続されていて、前記指定されたアドレスを発生するため
のプログラム・カウンタを更に含み、前記プログラム・
カウンタは、前記命令前処理手段が前記対にあるシーケ
ンス状に隣接せる命令の前記第１のもののみから長い命
令語を発生するときに前記指定されたアドレスを１の値
だけ漸増させ、そして前記命令前処理手段が前記対にあ
るシーケンス状に隣接せる命令を単一の長い命令語へと
組み合わせるときに前記指定されたアドレスを２の値だ
け漸増させるための手段を含んでいることを特徴とする
請求項５記載のインストラクションメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US575140 | 1990-08-29 | ||
| US07/575,140 US5163139A (en) | 1990-08-29 | 1990-08-29 | Instruction preprocessor for conditionally combining short memory instructions into virtual long instructions |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04313121A true JPH04313121A (ja) | 1992-11-05 |
Family
ID=24299114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3236960A Withdrawn JPH04313121A (ja) | 1990-08-29 | 1991-08-23 | インストラクションメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5163139A (ja) |
| EP (1) | EP0473420A3 (ja) |
| JP (1) | JPH04313121A (ja) |
| KR (1) | KR920004962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5740465A (en) * | 1992-04-08 | 1998-04-14 | Hitachi, Ltd. | Array disk controller for grouping host commands into a single virtual host command |
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