JPS63253433A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPS63253433A JPS63253433A JP62086897A JP8689787A JPS63253433A JP S63253433 A JPS63253433 A JP S63253433A JP 62086897 A JP62086897 A JP 62086897A JP 8689787 A JP8689787 A JP 8689787A JP S63253433 A JPS63253433 A JP S63253433A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/3001—Arithmetic instructions
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- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は命令の実行に必要なオペランドの実行アドレス
を計算するオペランド実行アドレス計算ユニットと、命
令の演算を実行する命令実行ユニットがパイプライン方
式による並列処理を行う演算処理装置に係り、特に基本
構成よりもビット幅の大きな演算を高速に行うのに好適
な演算処理装置に関する。
を計算するオペランド実行アドレス計算ユニットと、命
令の演算を実行する命令実行ユニットがパイプライン方
式による並列処理を行う演算処理装置に係り、特に基本
構成よりもビット幅の大きな演算を高速に行うのに好適
な演算処理装置に関する。
従来の装置は、基本部よりも長いデータ長の演算を行う
場合、例えば６４ビツトの演算を基本部３２ビツトの演
算器で実行しようとした場合、演算を上位３２ビツトと
下３２ビットに分け、それぞれ時分割に演算を行うか、
特開昭５９−２０１１４５号のように基本演算部に拡張
用の演算器を追加し６４ビツトの演算器を構成して演算
を行っていた。
場合、例えば６４ビツトの演算を基本部３２ビツトの演
算器で実行しようとした場合、演算を上位３２ビツトと
下３２ビットに分け、それぞれ時分割に演算を行うか、
特開昭５９−２０１１４５号のように基本演算部に拡張
用の演算器を追加し６４ビツトの演算器を構成して演算
を行っていた。
しかしながら、従来例の前者の場合には基本部をこえる
演算を行うと多大な時間を費し、後者の例では６４ビツ
トを１度に処理できるがハードウェアが大幅に増加して
しまっていた。
演算を行うと多大な時間を費し、後者の例では６４ビツ
トを１度に処理できるがハードウェアが大幅に増加して
しまっていた。
オペランドの実効アドレス計算と命令の実行をパイプラ
イン処理で行っている演算処理装置では、このパイプラ
イン処理を実現するため、アドレス計算ユニットの演算
器と命令実行ユニットの演算器をそれぞれ独立に動作さ
せている。このようなパイプライン方式の演算処理装置
では、命令実行ユ）ニットの演算器が３２ビツトの場合
には、６４ビツトの演算は６４ビツトのデータを上位３
２ビツト、下位３２ビツトに分割し３２ビツトの演算器
を用いて上位、下位を別々に３２ビツトずつ演算してい
た。この場合の演算時間の増大を防ぐ手段として従来は
、６４ビツト演算が可能となるよう更に３２ビツト演算
器を命令実行ユニットに追加し、演算器のデータ巾を６
４ビツトにしていた。
イン処理で行っている演算処理装置では、このパイプラ
イン処理を実現するため、アドレス計算ユニットの演算
器と命令実行ユニットの演算器をそれぞれ独立に動作さ
せている。このようなパイプライン方式の演算処理装置
では、命令実行ユ）ニットの演算器が３２ビツトの場合
には、６４ビツトの演算は６４ビツトのデータを上位３
２ビツト、下位３２ビツトに分割し３２ビツトの演算器
を用いて上位、下位を別々に３２ビツトずつ演算してい
た。この場合の演算時間の増大を防ぐ手段として従来は
、６４ビツト演算が可能となるよう更に３２ビツト演算
器を命令実行ユニットに追加し、演算器のデータ巾を６
４ビツトにしていた。
しかし、この方法ではハードウェアの増加（演算器のハ
ードウェアが２倍以上になる）を来すという問題点があ
った。
ードウェアが２倍以上になる）を来すという問題点があ
った。
本発明の目的は上記命令実行ユニットにおけるハードウ
ェアの大幅な増加なしに６４ビツト幅の演算を可能とし
演算時間の増大を招かないパイプライン方式の演算処理
装置を提供することにある。
ェアの大幅な増加なしに６４ビツト幅の演算を可能とし
演算時間の増大を招かないパイプライン方式の演算処理
装置を提供することにある。
上記目的は、オペランドの実効アドレス計算と命令実行
をパイプライン処理にて行うデータ処理装置において、
オペランドの実効アドレス計算用演算器の制御信号とし
て、オペランドの実効アドレスを計算するアドレス計算
ユニット内のコントローラからの制御信号と、命令実行
ユニット内の演算器を制御する命令実行ユニット内コン
トローラからの制御信号の内いずれか一方を選択するセ
レクタと、アドレス計算ユニットの演算器と、命令実行
ユニットの演算器の両方を用いて、２つの演算器の演算
データ幅の合計のデータ巾の演算（以降拡張の演算と呼
ぶ）を可能とするため、命令実行ユニットの演算器で発
生したキャリーを、アドレス計算ユニットの演算器のキ
ャリー人力に伝達するキャリー伝搬ゲートと、再演算器
を用いて、上記２つの演算器の合計のデータ巾の演算を
する時に、前記セレクタに対し命令実行ユニットからの
制御信号を選択させ、かつ前記キャリー伝搬ゲートをイ
ネーブルにし、キャリーが伝搬することを可能とするア
ドレス計算ユニット内のコントローラから出力する拡張
演算イネーブル信号を設け、拡張演算実行時に、このイ
ネーブル信号をオンさせ、前記２つの演算器間で、拡張
演算器を行わせることにより達成される。
をパイプライン処理にて行うデータ処理装置において、
オペランドの実効アドレス計算用演算器の制御信号とし
て、オペランドの実効アドレスを計算するアドレス計算
ユニット内のコントローラからの制御信号と、命令実行
ユニット内の演算器を制御する命令実行ユニット内コン
トローラからの制御信号の内いずれか一方を選択するセ
レクタと、アドレス計算ユニットの演算器と、命令実行
ユニットの演算器の両方を用いて、２つの演算器の演算
データ幅の合計のデータ巾の演算（以降拡張の演算と呼
ぶ）を可能とするため、命令実行ユニットの演算器で発
生したキャリーを、アドレス計算ユニットの演算器のキ
ャリー人力に伝達するキャリー伝搬ゲートと、再演算器
を用いて、上記２つの演算器の合計のデータ巾の演算を
する時に、前記セレクタに対し命令実行ユニットからの
制御信号を選択させ、かつ前記キャリー伝搬ゲートをイ
ネーブルにし、キャリーが伝搬することを可能とするア
ドレス計算ユニット内のコントローラから出力する拡張
演算イネーブル信号を設け、拡張演算実行時に、このイ
ネーブル信号をオンさせ、前記２つの演算器間で、拡張
演算器を行わせることにより達成される。
オペランドの実効アドレス計算と命令の実行をパイプラ
イン処理で行っている演算処理装置において、命令デコ
ーダがオペランドの実効アドレス計算ユニットに空き時
間が発生するような命令をデコードした場合に実効アド
レス計算ユニット内のコントローラは、実効アドレス計
算ユニット内の演算器を制御する制御信号を命令実行ユ
ニット内のコントローラから出力している制御信号に切
り替えるためのセレクターの切り替え信号をオンし、ア
ドレス計算ユニット内の演算器の制御を命令実行ユニッ
トのコントローラより実施し実効アドレス計算ユニット
内演算器と命令実行ユニット内演算器との間でキャリー
が伝搬されるようキャリー伝搬ゲートに入力しているイ
ネーブル信号をオンする。これにより６４ビツト幅の演
算が６４ビツトデータの上位３２ビツトの演算を実効ア
ドレス計算ユニットの演算器で行い、下位３２ビツトの
演算を命令実行ユニットの演算器で行う場合の下位３２
ビツト演算から上位３２ビツト演算へのキャリーを伝ば
ん可能となり、２つの演算器あわせて、６４ビツト巾の
データ演算が可能となる。
イン処理で行っている演算処理装置において、命令デコ
ーダがオペランドの実効アドレス計算ユニットに空き時
間が発生するような命令をデコードした場合に実効アド
レス計算ユニット内のコントローラは、実効アドレス計
算ユニット内の演算器を制御する制御信号を命令実行ユ
ニット内のコントローラから出力している制御信号に切
り替えるためのセレクターの切り替え信号をオンし、ア
ドレス計算ユニット内の演算器の制御を命令実行ユニッ
トのコントローラより実施し実効アドレス計算ユニット
内演算器と命令実行ユニット内演算器との間でキャリー
が伝搬されるようキャリー伝搬ゲートに入力しているイ
ネーブル信号をオンする。これにより６４ビツト幅の演
算が６４ビツトデータの上位３２ビツトの演算を実効ア
ドレス計算ユニットの演算器で行い、下位３２ビツトの
演算を命令実行ユニットの演算器で行う場合の下位３２
ビツト演算から上位３２ビツト演算へのキャリーを伝ば
ん可能となり、２つの演算器あわせて、６４ビツト巾の
データ演算が可能となる。
以下本発明の実施例を第１図〜第５図を用いて説明する
。第２図は本発明の対象となるパイプライン処理方式を
用いた演算処理装置の全体構成図である。演算処理装置
は主記憶装置（ＭＳ）１、メモリ制御ユニット（ＭＣＵ
）２、基本演算二ニット（ＢＰＵ）３及びそれらを相互
に接続するインターフェイスバス１０，２０．２５より
構成される。
。第２図は本発明の対象となるパイプライン処理方式を
用いた演算処理装置の全体構成図である。演算処理装置
は主記憶装置（ＭＳ）１、メモリ制御ユニット（ＭＣＵ
）２、基本演算二ニット（ＢＰＵ）３及びそれらを相互
に接続するインターフェイスバス１０，２０．２５より
構成される。
次にこれらのユニットの動作につき説明する。
ＢＰＵ３はインターフェイスバス２ｏに命令のアドレス
又はデータのアドレスをのせＭＣＵ２へ転送する。ＭＣ
Ｕ２は、そのアドレスを用いてインターフェイスバス１
０を用いＭＳｌよりプログラムまたはデータをリードま
たはライトする。
又はデータのアドレスをのせＭＣＵ２へ転送する。ＭＣ
Ｕ２は、そのアドレスを用いてインターフェイスバス１
０を用いＭＳｌよりプログラムまたはデータをリードま
たはライトする。
リードの場合にはＭＣＵ２はＭＳＩからのデータをイン
ターフェイスバス２５にのせＢＰＵ３へ転送する。
ターフェイスバス２５にのせＢＰＵ３へ転送する。
ＢＰＵ３からＭＳＩへのデータのラインの場合には、Ｂ
ＰＵ３はインターフェイスバス２０゜２５のそれぞれに
アドレスとデータをのせＭＣＵ２へ転送する。
ＰＵ３はインターフェイスバス２０゜２５のそれぞれに
アドレスとデータをのせＭＣＵ２へ転送する。
ＭＣＵ２は、このアドレスとデータを用いて、インター
フェイスバス１０を用いてＭＳＩにデータを書き込む。
フェイスバス１０を用いてＭＳＩにデータを書き込む。
ＢＰＵ３は、ＭＳＩに格納された命令を読み出す命令フ
ェッチユニット（ＩＦ）３０．読み出された命令の解読
を行う命令解読ユニット（ＤＥＣ）４０、解読された結
果を用いてオペランドの実効アドレスを計算するオペラ
ンドアドレス計算ユニットＣＩＵＮＩＴ） ５０、オペ
ランドを用い命令の実行をする命令実行ユニット（ＥＵ
ＮＩＴ） ６０及びこれらのユニットを接続するＢＰＵ
３の内部バス４，５゜６．７．３５より構成される。
ェッチユニット（ＩＦ）３０．読み出された命令の解読
を行う命令解読ユニット（ＤＥＣ）４０、解読された結
果を用いてオペランドの実効アドレスを計算するオペラ
ンドアドレス計算ユニットＣＩＵＮＩＴ） ５０、オペ
ランドを用い命令の実行をする命令実行ユニット（ＥＵ
ＮＩＴ） ６０及びこれらのユニットを接続するＢＰＵ
３の内部バス４，５゜６．７．３５より構成される。
命令実行時の各ユニットの動作につき以下説明する。
ＩＦ５０は、命令のアドレスを内部バス４とインターフ
ェイスバス２０を用いＭＣＵ２に転送する。ＭＣＵ２は
該アドレスにより要求された命令をＭＳｌよりリードし
インターフェイスバス２５及び内部バス５を経由してＩ
Ｆ３（）へ転送する。
ェイスバス２０を用いＭＣＵ２に転送する。ＭＣＵ２は
該アドレスにより要求された命令をＭＳｌよりリードし
インターフェイスバス２５及び内部バス５を経由してＩ
Ｆ３（）へ転送する。
ＩＦ５０は、リードした命令を内部バス３５を用いＤＥ
Ｃ４０へ転送する。
Ｃ４０へ転送する。
ＤＥＣ４０は、転送された命令を解読し内部バス６を用
いＩＵＮＩＴ ５０へオペランドのアドレス情報を転送
する。
いＩＵＮＩＴ ５０へオペランドのアドレス情報を転送
する。
ＩＵＮＩＴ５０は、オペランドのアドレスを計算し。
その結果を内部バス７を用いＥＵＮＩＴ ６０へ転送す
る。ＥＵＮＩＴ ６０は、この転送されたオペランドの
アドレスを内部バス４とインターフェイスバス２０を経
由してＭＣＵ２へ送る。
る。ＥＵＮＩＴ ６０は、この転送されたオペランドの
アドレスを内部バス４とインターフェイスバス２０を経
由してＭＣＵ２へ送る。
ＭＣＵ２はそのアドレスに該当するデータをＭＳＩより
リードしインターフェイスバス２５と内部バス５を経由
してＥＵＮＩＴ ６０へ転送する。
リードしインターフェイスバス２５と内部バス５を経由
してＥＵＮＩＴ ６０へ転送する。
ＥＵＮＩＴ ６０はこのオペランドを用いて命令の演算
を行う。
を行う。
次に本発明の実施例の詳細を説明する。
第１図は第２図におけるＩＵＮＩＴ ５０ トＥＵＮＩ
Ｔ ６０の詳細を示している。
Ｔ ６０の詳細を示している。
ＩＵＮＩＴ ５０は、アドレス計算用３２ビツト演算器
（ＩＡＬＵ）３００、内部レジスタ（ＩＲＥＧ）３５０
、本ユニット内のアドレス計算を制御するコントローラ
（ＩＣＮＴ）５１０、ＩＲＥＧ３５０への入力データを
選択するセレクタ４１０、ＥＵＮＩＴ６０内の命令実行
用３２ビツト演算器（ＥＡＬＵ）４００からのキャリー
をＩＡＬＵ３００に伝達するキャリー伝搬ゲート３１０
、前記ＩＡＬＵ３００、ＩＲＥＧ３５０、セレクタ４１
０を制御するデータを選択するセレクタ（ＳＥＬ）５３
０、このセレクタの切り替えを制御するフリップフロッ
プ５１６、アドレス計算に用いられる内部バス１００，
１１０，１４０゜１５０及び図中に示した制御信号線５
１１，５１５゜８１０．８４０等から構成される。ＥＵ
ＮＩＴ ６０は命令実行用３４ビツト演算器（ＥＡＬＵ
）４００、内部レジスタ（ＥＲＥＧ）４５０、本ユニッ
ト内の命令実行を制御するコントローラ（ＥＣＮＴ）６
１０、ＥＲＥＧ４５０への入力データを選択するセレク
タ４２０、ＭＣＲ２へオペランドフェッチの為のアドレ
スを送出するためのメモリアドレスレジスタ（ＭＡＲ）
９０．ＭＣＵ２へＭＳＩへのライトデータを送出する為
のメモリライトレジスタ（ＭＷＲ）８０．ＭＣＵ２から
オペランドデータを受は取るためのオペランドバッファ
ーレジスタ（ＯＢＲ）７０、命令実行に使用する内部バ
ス１２０，１３０，１４０，１５０及び本ユニット内の
命令実行を制御する制御信号線８３０およびＩＵＮＩＴ
５０のフリップフロップ５１６を制御する制御信号、
１７１３より構成される。
（ＩＡＬＵ）３００、内部レジスタ（ＩＲＥＧ）３５０
、本ユニット内のアドレス計算を制御するコントローラ
（ＩＣＮＴ）５１０、ＩＲＥＧ３５０への入力データを
選択するセレクタ４１０、ＥＵＮＩＴ６０内の命令実行
用３２ビツト演算器（ＥＡＬＵ）４００からのキャリー
をＩＡＬＵ３００に伝達するキャリー伝搬ゲート３１０
、前記ＩＡＬＵ３００、ＩＲＥＧ３５０、セレクタ４１
０を制御するデータを選択するセレクタ（ＳＥＬ）５３
０、このセレクタの切り替えを制御するフリップフロッ
プ５１６、アドレス計算に用いられる内部バス１００，
１１０，１４０゜１５０及び図中に示した制御信号線５
１１，５１５゜８１０．８４０等から構成される。ＥＵ
ＮＩＴ ６０は命令実行用３４ビツト演算器（ＥＡＬＵ
）４００、内部レジスタ（ＥＲＥＧ）４５０、本ユニッ
ト内の命令実行を制御するコントローラ（ＥＣＮＴ）６
１０、ＥＲＥＧ４５０への入力データを選択するセレク
タ４２０、ＭＣＲ２へオペランドフェッチの為のアドレ
スを送出するためのメモリアドレスレジスタ（ＭＡＲ）
９０．ＭＣＵ２へＭＳＩへのライトデータを送出する為
のメモリライトレジスタ（ＭＷＲ）８０．ＭＣＵ２から
オペランドデータを受は取るためのオペランドバッファ
ーレジスタ（ＯＢＲ）７０、命令実行に使用する内部バ
ス１２０，１３０，１４０，１５０及び本ユニット内の
命令実行を制御する制御信号線８３０およびＩＵＮＩＴ
５０のフリップフロップ５１６を制御する制御信号、
１７１３より構成される。
第３図はＩＣＮＴ５１０の詳細を示す。
ＩＣＮＴ５１０は、ＤＥＣ４０より送られたＥＣＮＴ６
１０内のマイクロプログラムアドレスを記憶するマイク
ロプログラムトップアドレスレジスタ（ＭＴＯＰ）５１
１、マイクロプログラムを格納した制御記憶（Ｃ８）５
１３、Ｃ８５１３のアドレスを生成するアドレス生成回
路（ＮＡＣＮＴ）５１２、Ｃ８５１３のデータを格納す
るＩＵＮＩＴ５０、マイクロ命令レジスタ（ＩＮＩＲ）
５１４、及び図中に示されたデータバスと制御信号線よ
り構成される。
１０内のマイクロプログラムアドレスを記憶するマイク
ロプログラムトップアドレスレジスタ（ＭＴＯＰ）５１
１、マイクロプログラムを格納した制御記憶（Ｃ８）５
１３、Ｃ８５１３のアドレスを生成するアドレス生成回
路（ＮＡＣＮＴ）５１２、Ｃ８５１３のデータを格納す
るＩＵＮＩＴ５０、マイクロ命令レジスタ（ＩＮＩＲ）
５１４、及び図中に示されたデータバスと制御信号線よ
り構成される。
データバス９１０は、ＤＥＣ４０よりＥＵＮＩＴ６０の
マイクロプログラムの命令に対応するアドレスを受は取
るためのものであり、該アドレスは、ＭＴＯＰ５１１に
ｔ！ラットれ、データバス７１１を介してＥＵＮＩＴ
６０に伝達される。ＥＵＮＩＴ ６０は、該マイクロプ
ログラムアドレスを受は取りマイクロプログラム制御の
もとで命令を実行する。信号線９１２は、Ｃ：５５１３
の１つのアドレス計算に対応した先頭アドレスをＤＥＣ
４０より転送する為のものであり、信号線９１１は信号
線９１２が有効であるか否かを示す為のものである。信
号線７１２は、ＥＵＮＩＴ ６０がマイクロプログラム
アドレスをデータバス７１１を経由して受は取ったこと
を示す信号線である。
マイクロプログラムの命令に対応するアドレスを受は取
るためのものであり、該アドレスは、ＭＴＯＰ５１１に
ｔ！ラットれ、データバス７１１を介してＥＵＮＩＴ
６０に伝達される。ＥＵＮＩＴ ６０は、該マイクロプ
ログラムアドレスを受は取りマイクロプログラム制御の
もとで命令を実行する。信号線９１２は、Ｃ：５５１３
の１つのアドレス計算に対応した先頭アドレスをＤＥＣ
４０より転送する為のものであり、信号線９１１は信号
線９１２が有効であるか否かを示す為のものである。信
号線７１２は、ＥＵＮＩＴ ６０がマイクロプログラム
アドレスをデータバス７１１を経由して受は取ったこと
を示す信号線である。
信号線５１７は、Ｃ８５１３の次に実行すべきマイクロ
プログラムアドレスを示す信号線である。
プログラムアドレスを示す信号線である。
ＩＭＩＲ５１４（７）信号線９１３は、ＤＥＣ４０から
のＣ８５１３のマイクロプログラムアドレスを受は取っ
たことを示すものである。
のＣ８５１３のマイクロプログラムアドレスを受は取っ
たことを示すものである。
信号線８１０は、ＩＵＮＩＴ ５０内部のアドレス計算
を制御する為の制御信号線であり、セレクタ５３０に入
力する。
を制御する為の制御信号線であり、セレクタ５３０に入
力する。
信号線５１５はセレクタ５３０及びキャリー伝搬ゲート
３１０及びＮＡＣＮＴ５１２を制御する為の信号５１１
を出力するフリッププロップ５１２をセットする為の信
号である。
３１０及びＮＡＣＮＴ５１２を制御する為の信号５１１
を出力するフリッププロップ５１２をセットする為の信
号である。
第４図はＥＣＮＴ６１０の詳細を示すものである。
ＥＣＮＴ６］、０は、ＥＵＮＩＴ ６０を制御するマイ
クロプログラムを格納する制御記憶（ＣＳ ） ６１３
゜Ｃ８６１３のマイクロプログラムアドレスを生成する
アドレス生成回路ＮＡＣＮＴ６１２、Ｃ５６１３からの
出力データを記憶するＥＵＮＩＴ ６０マイクロ命令レ
ジスタ（ＥＭＩＲ）６１４、及び図中に示された内部信
号線より構成される。
クロプログラムを格納する制御記憶（ＣＳ ） ６１３
゜Ｃ８６１３のマイクロプログラムアドレスを生成する
アドレス生成回路ＮＡＣＮＴ６１２、Ｃ５６１３からの
出力データを記憶するＥＵＮＩＴ ６０マイクロ命令レ
ジスタ（ＥＭＩＲ）６１４、及び図中に示された内部信
号線より構成される。
データバス７１１と制御信号線７１４及び７１２の機能
は前述の通りである。信号線６１７は。
は前述の通りである。信号線６１７は。
Ｃ８６１３の次に実行するマイクロプログラムアドレス
を示すものである。信号４１７１９は前述のフリップフ
ロップ５１６をリセットする為のものである。信号線８
３０はＥＵＮＩＴ ６０内部での演算を制御する為の信
号で、ＥＡＬＵ４００．ＥＲＥＧ４５０、セレクタ４２
０、に接続されると同時に前記セレクタ５３０にも接続
される。
を示すものである。信号４１７１９は前述のフリップフ
ロップ５１６をリセットする為のものである。信号線８
３０はＥＵＮＩＴ ６０内部での演算を制御する為の信
号で、ＥＡＬＵ４００．ＥＲＥＧ４５０、セレクタ４２
０、に接続されると同時に前記セレクタ５３０にも接続
される。
次にパイプライン処理にて命令を実行している時（７）
ＩＵＮＩＴ ５０ 、 ＥＵＮＩＴ ６０ （７）動作
ニツイテ説明する。
ＩＵＮＩＴ ５０ 、 ＥＵＮＩＴ ６０ （７）動作
ニツイテ説明する。
ＩＵＮＩＴ ５０はオペランドのアドレス情報をＤＥＣ
４０より受は取るかあるいはＩＲＥＧ３５０より読み出
し、内部バス１００，１１０を用いてＩＡＬＵ３００に
入力させアドレス計算を行う。
４０より受は取るかあるいはＩＲＥＧ３５０より読み出
し、内部バス１００，１１０を用いてＩＡＬＵ３００に
入力させアドレス計算を行う。
ＩＵＮＩＴ ５０とＥＵＮＩＴ ６０がバイプライ処理
にて並列動作をしている時には、フリップフロップ５１
６はリセットされており、その出力信号５１１によりセ
レクタ５３０はＩＣＮＴ５１０からの出力８１０を選択
するように切り替っており、またキャリー伝搬ゲート３
１０はディセーブルされている。
にて並列動作をしている時には、フリップフロップ５１
６はリセットされており、その出力信号５１１によりセ
レクタ５３０はＩＣＮＴ５１０からの出力８１０を選択
するように切り替っており、またキャリー伝搬ゲート３
１０はディセーブルされている。
その結果ＩＡＬＵ３００、ＩＲＥＧ３５０及びセレクタ
４１０はＩＣＮＴ５１０からの出力信号線８１０により
制御される。
４１０はＩＣＮＴ５１０からの出力信号線８１０により
制御される。
これと同様にＥＵＮＩＴ ６０内部の演算はＥＣＮＴ６
１０からの出力信号線８３０により制御される。
１０からの出力信号線８３０により制御される。
これより明らかなようにパイプライン処理にて■ＵＮＩ
Ｔ５０とＥＵＮＩＴ ６０が並列動作している場合には
、各々の演算器は各々のコントローラすなわちＩＣＮＴ
５１０とＥＣＮＴ６１０により制御される。第３図及び
第４図にて説明した他のパイプラインに関するデータの
受けわたしに関する信号線（たとえば７１２，９１３）
は、本発明の本質ではなく、公知のパイプライン演算処
理装置より、動作を容易に類推できるので詳細説明を省
略する。
Ｔ５０とＥＵＮＩＴ ６０が並列動作している場合には
、各々の演算器は各々のコントローラすなわちＩＣＮＴ
５１０とＥＣＮＴ６１０により制御される。第３図及び
第４図にて説明した他のパイプラインに関するデータの
受けわたしに関する信号線（たとえば７１２，９１３）
は、本発明の本質ではなく、公知のパイプライン演算処
理装置より、動作を容易に類推できるので詳細説明を省
略する。
この様な構成において、ＥＵＮＩＴ ６ Ｑにて６４ビ
ツトの演算を実行する場合、ＥＡＬＵ４００を用いて３
２ビツトのデータに区切って複数回に分けて演算を実行
していた。その間ＩＵＮＩＴ ５０は次に実行すべき命
令あるいは次に使用すべきオペランドのアドレスをＥＵ
ＮＩＴ ６０に渡すことができない為、ＩＣＮＴ５１０
、及びＩＡＬＵ３００は休止状態であった。
ツトの演算を実行する場合、ＥＡＬＵ４００を用いて３
２ビツトのデータに区切って複数回に分けて演算を実行
していた。その間ＩＵＮＩＴ ５０は次に実行すべき命
令あるいは次に使用すべきオペランドのアドレスをＥＵ
ＮＩＴ ６０に渡すことができない為、ＩＣＮＴ５１０
、及びＩＡＬＵ３００は休止状態であった。
この状態を説明するのが第５図（ａ）である。
本図は横軸に時間を取り命令１，２．３がパイプライン
処理にて実行される様子を表したものである。ここで各
々の記号が表わす内容は以下の通りである。
処理にて実行される様子を表したものである。ここで各
々の記号が表わす内容は以下の通りである。
Ｆ：命令のフェッチ（ＩＦ３０にて実施）Ｄ：命令のデ
コード（ＤＥＣ４０にて実施）Ａ：オペランドの実効ア
ドレス計算 （ＩＵＮＩＴ ５０にて実施） Ｅ：命令の実行（ＥＵＮＩＴ ６０にて実施）第５図（
ａ）において命令１は、前述したごとく６４ビツトの演
算を含む命令である。この６４ビツトの演算が実行され
る間、命令２はＩＵＮＩＴ５０にてアドレス計算まで実
行されるがＥＵＮＩＴ６ｏが命令１の演算を実行中の為
処理を進めることができない。その結果ＩＵＮＩＴ ５
０内のＩＣＮＴ５１０、ＩＡＬＵ３００は休止状態とな
る。
コード（ＤＥＣ４０にて実施）Ａ：オペランドの実効ア
ドレス計算 （ＩＵＮＩＴ ５０にて実施） Ｅ：命令の実行（ＥＵＮＩＴ ６０にて実施）第５図（
ａ）において命令１は、前述したごとく６４ビツトの演
算を含む命令である。この６４ビツトの演算が実行され
る間、命令２はＩＵＮＩＴ５０にてアドレス計算まで実
行されるがＥＵＮＩＴ６ｏが命令１の演算を実行中の為
処理を進めることができない。その結果ＩＵＮＩＴ ５
０内のＩＣＮＴ５１０、ＩＡＬＵ３００は休止状態とな
る。
以下本発明のポイントである６４ビツト演算をＩＡＬＵ
３００とＥＡＬＵ４００の両者を用いて実施する方法に
つき第１図、第３図、第４図、第５図（ｂ）を用いて説
明する。
３００とＥＡＬＵ４００の両者を用いて実施する方法に
つき第１図、第３図、第４図、第５図（ｂ）を用いて説
明する。
ＤＥＣ４０は、・第５図（ａ）に示す命令１のような６
４ビツト演算を含むような命令をデユードすると、第１
図に示すＩＣＮＴ５１０に対しＩＡＬＵ３００をＥＣＮ
Ｔ６１０から制御できるようにＩＵＮＩＴ ５０内を制
御する為のＩＣＮＴ５１０内のマイクプログラムアドレ
スを生成する。このＩＣＮＴ５１０内マイクロプ内ダイ
クロプログラムアドレス計算を実行後フリップフロップ
５１６をセットする。
４ビツト演算を含むような命令をデユードすると、第１
図に示すＩＣＮＴ５１０に対しＩＡＬＵ３００をＥＣＮ
Ｔ６１０から制御できるようにＩＵＮＩＴ ５０内を制
御する為のＩＣＮＴ５１０内のマイクプログラムアドレ
スを生成する。このＩＣＮＴ５１０内マイクロプ内ダイ
クロプログラムアドレス計算を実行後フリップフロップ
５１６をセットする。
このフリップフロップ５１６の出力信号５１１により５
ＥＳ５３０は、ＥＣＮＴ６１０からの制御信号８３０を
選択し、かつキャリー伝搬ゲート３１０がイネーブルに
なる。その結果Ｉ ＡＬＵ３００、ＩＲＥＧ３５０は制
御信号８３０の制御を受ける。６４ビツト演算を実行す
る際には、６４ビツトの被演算データと被演算データ各
々の上位３２ビツトをＩＲＥＧ３５０の２つのエントリ
ーに前もってセットし、ＥＲＥＧ４５０の同じエントリ
ーに被演算データと演算データ各々の下位３２ビツトを
セットしておき、上記３２ビツトの演算をＩＡＬＵ３０
０で行い下位３２ビトの演算をＥＡＬＵ４００で同時に
実行する。演算中に下位３２ビツトの演算を行うＥＡＬ
Ｕ４００にて演算結果にキャリーが発生した場合にはキ
ャリー伝搬信号線４１０によりキャリー伝搬ゲート３１
０を経由して信号線３２０にてＩＡＬＵ３００に伝えら
れる。
ＥＳ５３０は、ＥＣＮＴ６１０からの制御信号８３０を
選択し、かつキャリー伝搬ゲート３１０がイネーブルに
なる。その結果Ｉ ＡＬＵ３００、ＩＲＥＧ３５０は制
御信号８３０の制御を受ける。６４ビツト演算を実行す
る際には、６４ビツトの被演算データと被演算データ各
々の上位３２ビツトをＩＲＥＧ３５０の２つのエントリ
ーに前もってセットし、ＥＲＥＧ４５０の同じエントリ
ーに被演算データと演算データ各々の下位３２ビツトを
セットしておき、上記３２ビツトの演算をＩＡＬＵ３０
０で行い下位３２ビトの演算をＥＡＬＵ４００で同時に
実行する。演算中に下位３２ビツトの演算を行うＥＡＬ
Ｕ４００にて演算結果にキャリーが発生した場合にはキ
ャリー伝搬信号線４１０によりキャリー伝搬ゲート３１
０を経由して信号線３２０にてＩＡＬＵ３００に伝えら
れる。
コノ結果ＩＡＬＵ３０ｏとＥＡＬＵ４００は１つの６４
ビツト演算器として動作し演算結果の上位３２ビツトが
ＩＡＬＵ３００（７）出力バス１６゜と内部バス１５０
、セレクタ４１０を経由してＩＲＥＧ３５０にセットさ
れ、また演算結果の下位３２ビツトがＥＡＬＵ４００（
７）出力バス１７０と内部バス１４０、セレクタ４２０
を経由してＥＲＥＧ４５０にセットされる。
ビツト演算器として動作し演算結果の上位３２ビツトが
ＩＡＬＵ３００（７）出力バス１６゜と内部バス１５０
、セレクタ４１０を経由してＩＲＥＧ３５０にセットさ
れ、また演算結果の下位３２ビツトがＥＡＬＵ４００（
７）出力バス１７０と内部バス１４０、セレクタ４２０
を経由してＥＲＥＧ４５０にセットされる。
上記した６４ビツト演算のタイムチャートを第５図（ｂ
）に示す。
）に示す。
命令１における６４ビツト演算は前記した拡張演算方式
により第５図（、）に示す命令１の実行時間（Ｅ′で示
される時間）に較べ１／２以下の演算時間しか要しない
。
により第５図（、）に示す命令１の実行時間（Ｅ′で示
される時間）に較べ１／２以下の演算時間しか要しない
。
この６４ビツト演算を終了するとＥＣ：ＮＴ６１０は信
号線７１３（第１図中に示す）を介してフリップフロッ
プ５１６をリセットする。これにより制御信号線５１１
はオフし、セレクタ５３０がＩＣＮＴ５１０からの制御
信号８１０を選択するようにさせ、キャリー伝搬ゲート
３１０をディセーブルにし、ＩＵＮＩＴ ５０の動作を
再開させ、もとのパイプライン状態にもどる。
号線７１３（第１図中に示す）を介してフリップフロッ
プ５１６をリセットする。これにより制御信号線５１１
はオフし、セレクタ５３０がＩＣＮＴ５１０からの制御
信号８１０を選択するようにさせ、キャリー伝搬ゲート
３１０をディセーブルにし、ＩＵＮＩＴ ５０の動作を
再開させ、もとのパイプライン状態にもどる。
本発明によれば、オペランドのアドレス計算ユニットと
命令実行ユニットが、パイプライン方式により並列動作
する演算処理装置に於て、命令実行ユニットが有する演
算器の演算可能なデータ巾を越える演算を、ハードウェ
アの追加なしに、高速に実行できる効果がある。
命令実行ユニットが、パイプライン方式により並列動作
する演算処理装置に於て、命令実行ユニットが有する演
算器の演算可能なデータ巾を越える演算を、ハードウェ
アの追加なしに、高速に実行できる効果がある。
第１図は、本発明の一実施例を示すハードウェア構成図
、第２図は本発明の全体構成図、第３図はアドレス計算
ユニットのコントローラの詳細図、第４図は命令実行ユ
ニットのコントローラの詳細図、第５図は、命令実行時
のパイプライン処理のタイムチャート図である。 ３００・・・実効アドレス計算演算器、３１０・・・キ
ャリー伝搬ゲート、４００・・・命令実行用演算器。
、第２図は本発明の全体構成図、第３図はアドレス計算
ユニットのコントローラの詳細図、第４図は命令実行ユ
ニットのコントローラの詳細図、第５図は、命令実行時
のパイプライン処理のタイムチャート図である。 ３００・・・実効アドレス計算演算器、３１０・・・キ
ャリー伝搬ゲート、４００・・・命令実行用演算器。
Claims (1)
- 【特許請求の範囲】 １、オペランドの実効アドレス計算を行うための演算器
を有するアドレス計算ユニットを、命令実行のための演
算器を有する命令実行ユニットを有し、該２つのユニッ
トがパイプライン処理にて、並列にそれぞれアドレス計
算と、命令の演算を実行する演算処理装置に於て、該命
令実行ユニットに設けられた演算器が、予め決められた
ビット幅を越えるデータ長の演算を必要とするか否かを
検出する拡張ビット演算要・否判定手段を有し、該判定
手段が、拡張ビット演算が必要と判定した場合に、該ア
ドレス計算ユニットの演算器を命令実行ユニットの演算
器の拡張演算部として使用し、該２つの演算器によつて
、拡張されたビット幅の論理演算ユニットを構成するよ
うにしたことを特徴とする演算処理装置。 ２、オペランドの実効アドレス計算を行うための演算器
を有するアドレス計算ユニットと、命令実行のための演
算器を有する命令実行ユニットを有し、該２つのユニッ
トがパイプライン処理にて、並列にそれぞれアドレス計
算と、命令の演算を実行する演算処理装置に於て、アド
レス計算ユニットの演算器を制御する信号として、アド
レス計算ユニット内のコントローラからの制御信号と、
命令実行ユニット内のコントローラからの制御信号のい
ずれか一方を選択する選択手段を有し、命令実行ユニッ
トに設けられた演算器が、予め決められたビット幅を越
えるデータ長の演算を必要とした場合に、該アドレス計
算ユニットの演算器を該命令実行ユニット内のコントロ
ーラからの制御信号によつて制御し、該２つの演算器に
よつて拡張されたビット幅の論理演算ユニットを構成す
るようにしたことを特徴とする演算処理装置。 ３、オペランドの実行アドレス計算を行うための演算器
を有するアドレス計算ユニットと、命令実行のための演
算器を有する命令実行ユニットを有し、該２つのユニッ
トがパイプライン処理にて、並列にそれぞれアドレス計
算と、命令の演算を実行する演算処理装置に於て、アド
レス計算ユニットの演算器を制御する信号として、アド
レス計算ユニット内のコントローラからの制御信号と、
命令実行ユニット内のコントローラからの制御信号のい
ずれか一方を選択する第１の手段と、該命令実行ユニッ
ト内の演算器から演算結果の桁上りを、アドレス計算ユ
ニット内の演算器に入力させる第２の手段と、該第１の
手段が前記２つの制御信号のうちどちらの制御信号を選
択するかを制御し、かつ該第２の手段をイネーブル又は
デイセーブルにする第３の手段を有し、命令実行ユニッ
トが、該ユニット内の演算器の演算幅を越えるデータ長
の演算を実行する場合に、該第３の手段により該第１の
手段に命令実行ユニット内のコントローラからの制御信
号を選択させ、同時に、該第２の手段をイネーブルにす
るようにし、該アドレス計算ユニット内の演算器と該命
令実行ユニット内の演算器を用いて拡張されたデータ長
の論理演算ユニットを構成するようにしたことを特徴と
する演算処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62086897A JPS63253433A (ja) | 1987-04-10 | 1987-04-10 | 演算処理装置 |
| US07/179,554 US4967339A (en) | 1987-04-10 | 1988-04-08 | Operation control apparatus for a processor having a plurality of arithmetic devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62086897A JPS63253433A (ja) | 1987-04-10 | 1987-04-10 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253433A true JPS63253433A (ja) | 1988-10-20 |
Family
ID=13899624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62086897A Pending JPS63253433A (ja) | 1987-04-10 | 1987-04-10 | 演算処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4967339A (ja) |
| JP (1) | JPS63253433A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2902402B2 (ja) * | 1987-09-30 | 1999-06-07 | 三菱電機株式会社 | データ処理装置 |
| JPH0766324B2 (ja) * | 1988-03-18 | 1995-07-19 | 三菱電機株式会社 | データ処理装置 |
| JPH0769806B2 (ja) * | 1988-10-14 | 1995-07-31 | 三菱電機株式会社 | データ処理装置 |
| US5226166A (en) * | 1989-02-10 | 1993-07-06 | Mitsubishi Denki K.K. | Parallel operation processor with second command unit |
| US5203002A (en) * | 1989-12-27 | 1993-04-13 | Wetzel Glen F | System with a multiport memory and N processing units for concurrently/individually executing 2N-multi-instruction-words at first/second transitions of a single clock cycle |
| US5163139A (en) * | 1990-08-29 | 1992-11-10 | Hitachi America, Ltd. | Instruction preprocessor for conditionally combining short memory instructions into virtual long instructions |
| DE69428466T2 (de) * | 1993-11-23 | 2002-05-23 | Hewlett-Packard Co. (N.D.Ges.D.Staates Delaware), Palo Alto | Parallele Datenverarbeitung in einem Einzelprozessor |
| US6076159A (en) * | 1997-09-12 | 2000-06-13 | Siemens Aktiengesellschaft | Execution of a loop instructing in a loop pipeline after detection of a first occurrence of the loop instruction in an integer pipeline |
| US6016526A (en) * | 1997-09-19 | 2000-01-18 | International Business Machines Corporation | Method and apparatus for transferring data between buses having differing ordering policies via the use of autonomous units |
| US5901299A (en) * | 1997-09-19 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for transferring data between buses having differing ordering policies |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4870445A (ja) * | 1971-12-23 | 1973-09-25 | ||
| JPS5699544A (en) * | 1980-01-10 | 1981-08-10 | Fujitsu Ltd | Processing device for variable word length operation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5194734A (en) * | 1975-02-19 | 1976-08-19 | Tajushorisochino enzanseigyohoshiki | |
| US4434459A (en) * | 1980-04-25 | 1984-02-28 | Data General Corporation | Data processing system having instruction responsive apparatus for both a basic and an extended instruction set |
| JPS5932045A (ja) * | 1982-08-16 | 1984-02-21 | Hitachi Ltd | 情報処理装置 |
| US4594655A (en) * | 1983-03-14 | 1986-06-10 | International Business Machines Corporation | (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions |
| JPS59174948A (ja) * | 1983-03-25 | 1984-10-03 | Toshiba Corp | 情報処理装置 |
| US4698747A (en) * | 1985-06-28 | 1987-10-06 | Motorola, Inc. | Instruction address calculation unit for a microprocessor |
| US4766566A (en) * | 1986-08-18 | 1988-08-23 | International Business Machines Corp. | Performance enhancement scheme for a RISC type VLSI processor using dual execution units for parallel instruction processing |
-
1987
- 1987-04-10 JP JP62086897A patent/JPS63253433A/ja active Pending
-
1988
- 1988-04-08 US US07/179,554 patent/US4967339A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4870445A (ja) * | 1971-12-23 | 1973-09-25 | ||
| JPS5699544A (en) * | 1980-01-10 | 1981-08-10 | Fujitsu Ltd | Processing device for variable word length operation |
Also Published As
| Publication number | Publication date |
|---|---|
| US4967339A (en) | 1990-10-30 |
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