JPH043135B2 - - Google Patents
Info
- Publication number
- JPH043135B2 JPH043135B2 JP62218738A JP21873887A JPH043135B2 JP H043135 B2 JPH043135 B2 JP H043135B2 JP 62218738 A JP62218738 A JP 62218738A JP 21873887 A JP21873887 A JP 21873887A JP H043135 B2 JPH043135 B2 JP H043135B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- circuit
- clock
- error correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/33—Synchronisation based on error coding or decoding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/43—Majority logic or threshold decoding
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、たとえばデイジタルコード化した文
字情報あるいは図形情報等を多重伝送して、家庭
用のテレビ受像機等へ表示する文字コード放送等
で使用される誤り訂正符号化および復号回路にお
いて、特にハードロジツクつまり多数決論理素子
で復号可能な符号の誤り訂正回路の構成に関す
る。
字情報あるいは図形情報等を多重伝送して、家庭
用のテレビ受像機等へ表示する文字コード放送等
で使用される誤り訂正符号化および復号回路にお
いて、特にハードロジツクつまり多数決論理素子
で復号可能な符号の誤り訂正回路の構成に関す
る。
従来、この種の誤り訂正符号化および復号回路
は、特開昭59−133751号、同59−181841号、同59
−216388号に示したように、CPUを介し、プロ
グラムによつて初期設定化を行ない動作させるも
のが主だつた。また、そのクロツク信号も１種類
で、誤り訂正回路での遅延が大きく、直列データ
については、２つ以上の同一の誤り訂正回路を使
用して交互にデータロードを行なう方式がとられ
ていた。
は、特開昭59−133751号、同59−181841号、同59
−216388号に示したように、CPUを介し、プロ
グラムによつて初期設定化を行ない動作させるも
のが主だつた。また、そのクロツク信号も１種類
で、誤り訂正回路での遅延が大きく、直列データ
については、２つ以上の同一の誤り訂正回路を使
用して交互にデータロードを行なう方式がとられ
ていた。
また、符号化回路についても、外部回路との制
御信号も出されておらず、タイミング等において
使いにくい面があつた。
御信号も出されておらず、タイミング等において
使いにくい面があつた。
多数決論理素子で復号可能な符号の実用化は文
字放送が初めてである。
字放送が初めてである。
従来の誤り訂正復号回路は、CPUと接続して
プログラムにより初期条件などを設定する方式で
あり、CPUを用いないハードロジツクだけの回
路では、使用がむずかしい面があつた。
プログラムにより初期条件などを設定する方式で
あり、CPUを用いないハードロジツクだけの回
路では、使用がむずかしい面があつた。
本発明は上述の点を考慮してなされたもので、
ハードロジツクによつて構成されて誤り訂正を行
ない得る誤り訂正符号化復号回路を提供すること
を目的とする。
ハードロジツクによつて構成されて誤り訂正を行
ない得る誤り訂正符号化復号回路を提供すること
を目的とする。
上記目的達成のため、本発明では、多数決差集
合巡回符号を用い、データビツトを情報ビツトと
パリテイビツトちの適宜割振つてなるデータ信号
を誤り訂正符号化復号する回路において、前記回
路内部のためのクロツク信号（CLKC）、データ
ロードクロツク信号（CLKL）およびデータリー
ドクロツク信号（CLKR）を、前記誤り訂正符号
化復号する回路とは別個に設けた外部回路から供
給するようにしたことを特徴とする誤り訂正符号
化復号回路を提供するものである。
合巡回符号を用い、データビツトを情報ビツトと
パリテイビツトちの適宜割振つてなるデータ信号
を誤り訂正符号化復号する回路において、前記回
路内部のためのクロツク信号（CLKC）、データ
ロードクロツク信号（CLKL）およびデータリー
ドクロツク信号（CLKR）を、前記誤り訂正符号
化復号する回路とは別個に設けた外部回路から供
給するようにしたことを特徴とする誤り訂正符号
化復号回路を提供するものである。
外部回路から誤り訂正符号化復号回路に対し
て、回路内部のための高速のクロツク信号
（CLKC）、データロードクロツク信号（CLKL）
およびデータリードクロツク信号（CLKR）が与
えられる、これら各信号は、まず高速のクロツク
信号（CCKC）が、次いでデータロツドクロツク
信号（CLKL）、データリードクロツク信号
（CLKR）が与えられる。
て、回路内部のための高速のクロツク信号
（CLKC）、データロードクロツク信号（CLKL）
およびデータリードクロツク信号（CLKR）が与
えられる、これら各信号は、まず高速のクロツク
信号（CCKC）が、次いでデータロツドクロツク
信号（CLKL）、データリードクロツク信号
（CLKR）が与えられる。
高速のクロツク信号（CLKC）によつて閾値を
順次下げつつ１巡訂正が行なわれて誤りを訂正す
る。
順次下げつつ１巡訂正が行なわれて誤りを訂正す
る。
誤り訂正が終了するとデータロードクロツク信
号（CLKL）とデータリードクロツク信号
（CLKR）とによりタイミングを異ならせてデー
タロードおよびデータリードを行なう。
号（CLKL）とデータリードクロツク信号
（CLKR）とによりタイミングを異ならせてデー
タロードおよびデータリードを行なう。
これらの各動作はCPUを用いずに、各種回路
とインターフエースを取つて行なうことができ
る。
とインターフエースを取つて行なうことができ
る。
第１図は、本発明の（272，190）符号回路の構
成を示す。１は特開昭59−181841号に示したよう
に、272，190符号の誤り訂正能力を上げるため
に、多数決回路の閾値を可変にするための初期閾
値を指定する制御信号（THRESHOLD
LEVEL）を示す。すなわち、「000」は「９」と
し、「111」の「16」まで連続に指定できる。２は
入力データ（INPUT DATA）を示し、誤り訂
正時には272ビツト、符号化時には190ビツトのデ
ータである。ただし、これらのデータは、クロツ
ク信号（CLKL）４と同時に入力される。
成を示す。１は特開昭59−181841号に示したよう
に、272，190符号の誤り訂正能力を上げるため
に、多数決回路の閾値を可変にするための初期閾
値を指定する制御信号（THRESHOLD
LEVEL）を示す。すなわち、「000」は「９」と
し、「111」の「16」まで連続に指定できる。２は
入力データ（INPUT DATA）を示し、誤り訂
正時には272ビツト、符号化時には190ビツトのデ
ータである。ただし、これらのデータは、クロツ
ク信号（CLKL）４と同時に入力される。
クロツク信号（CLKC）３は回路内部のための
信号であり、データのロードとデータのリードに
関係しない部分はすべてこのタイミングで動作す
る。CLKL信号４はデータロード用のクロツク信
号、CLKR信号５はデータリード信号、INIT信
号６は電源ON時等に使用するリセツト信号、
STAT信号７は誤り訂正開始、符号化開始を指
示する制御信号、ERROR信号８は誤り訂正動作
終了と同時に82ビツトシンドロームレジスタ１５
のすべてが「０」になつているか否かを示すエラ
ーフラグ信号、出力データ（OUTPUTDATA）
信号９は誤り訂正後のデータあるいは符号化後の
データ、BUSY信号１０はデータロードが可能
であるか否かを示す信号であり、INFM信号１１
は出力信号９の情報部の190ビツト期間に相当し、
PART信号１２はパリテイビツトの82ビツト期
間に相当する。そして、１３はデータレジスタへ
の出力を切り替えるスイツチ、１４は２を法とす
る１ビツト加算器、１５は82ビツトシンドローム
レジスタ、EOR１６はパリテイ和マトリツクス
を生成するための回路、１７は可変閾値回路、１
８はエラーフラグ回路、１９は272ビツトデータ
レジスタ、２０は出力データを切り替えるスイツ
チである。２１は本発明の回路を動作させるため
の各種クロツク信号および制御信号、２２はタイ
ミングジエネレータ、CODEC信号２３は本発明
を符号化回路として使用するか誤り訂正回路とし
て使用するかを制御するための制御信号、SYNC
信号２４は訂正後のデータを常に一定タイミング
で出力するか否かを指示する制御信号を示してい
る。
信号であり、データのロードとデータのリードに
関係しない部分はすべてこのタイミングで動作す
る。CLKL信号４はデータロード用のクロツク信
号、CLKR信号５はデータリード信号、INIT信
号６は電源ON時等に使用するリセツト信号、
STAT信号７は誤り訂正開始、符号化開始を指
示する制御信号、ERROR信号８は誤り訂正動作
終了と同時に82ビツトシンドロームレジスタ１５
のすべてが「０」になつているか否かを示すエラ
ーフラグ信号、出力データ（OUTPUTDATA）
信号９は誤り訂正後のデータあるいは符号化後の
データ、BUSY信号１０はデータロードが可能
であるか否かを示す信号であり、INFM信号１１
は出力信号９の情報部の190ビツト期間に相当し、
PART信号１２はパリテイビツトの82ビツト期
間に相当する。そして、１３はデータレジスタへ
の出力を切り替えるスイツチ、１４は２を法とす
る１ビツト加算器、１５は82ビツトシンドローム
レジスタ、EOR１６はパリテイ和マトリツクス
を生成するための回路、１７は可変閾値回路、１
８はエラーフラグ回路、１９は272ビツトデータ
レジスタ、２０は出力データを切り替えるスイツ
チである。２１は本発明の回路を動作させるため
の各種クロツク信号および制御信号、２２はタイ
ミングジエネレータ、CODEC信号２３は本発明
を符号化回路として使用するか誤り訂正回路とし
て使用するかを制御するための制御信号、SYNC
信号２４は訂正後のデータを常に一定タイミング
で出力するか否かを指示する制御信号を示してい
る。
まず、誤り訂正回路として使用する場合の動作
について述べる。初期閾値レベル設定信号１を与
える。この設定信号による初期閾値レベルが
「12」以上の場合には、ほぼ一定の訂正能力が得
られることが分かつている。従つて、「12」に設
定すると仮定すると、初期閾値レベル設定信号１
は「011」とすれば良い。最小閾値「９」を含め
て、最悪４回（４巡）の誤り訂正を行なうことに
なる。
について述べる。初期閾値レベル設定信号１を与
える。この設定信号による初期閾値レベルが
「12」以上の場合には、ほぼ一定の訂正能力が得
られることが分かつている。従つて、「12」に設
定すると仮定すると、初期閾値レベル設定信号１
は「011」とすれば良い。最小閾値「９」を含め
て、最悪４回（４巡）の誤り訂正を行なうことに
なる。
電源投入時には、当然INIT信号６が入り、タ
イミングジエネレータ２２からの信号により、す
べての回路がリセツトされ、その後の動作にそな
える。また、CODEC信号２３は誤り訂正を指定
する信号である。CLKC信号３は高速クロツク信
号であり、データロード後は、すべてこのクロツ
ク信号によつて回路が動作する。
イミングジエネレータ２２からの信号により、す
べての回路がリセツトされ、その後の動作にそな
える。また、CODEC信号２３は誤り訂正を指定
する信号である。CLKC信号３は高速クロツク信
号であり、データロード後は、すべてこのクロツ
ク信号によつて回路が動作する。
次に、STAT端子７へデータロードの開始を
示し信号を入力し、シンドロームレジスタ１５の
リセツト、可変閾値回路１７への初期閾値のロー
ド、スイツチ１３の１側への切り替え、スイツチ
２０の２側への切り替えなどを行なわせる。ただ
し、このSTAT信号７は、タイミングジエネレ
ータ２２の出力であるBUSY信号１０を見てか
ら与えるようにする。BUSYを示している時は、
まだ内部の訂正回路が動作中なので、STAT信
号７を与えることは出来ない。与えても動作しな
い回路構成になている。
示し信号を入力し、シンドロームレジスタ１５の
リセツト、可変閾値回路１７への初期閾値のロー
ド、スイツチ１３の１側への切り替え、スイツチ
２０の２側への切り替えなどを行なわせる。ただ
し、このSTAT信号７は、タイミングジエネレ
ータ２２の出力であるBUSY信号１０を見てか
ら与えるようにする。BUSYを示している時は、
まだ内部の訂正回路が動作中なので、STAT信
号７を与えることは出来ない。与えても動作しな
い回路構成になている。
STAT信号７の入力後は、クロツク信号
（CLKL）４と同期した入力信号２を与えれば、
クロツク信号（CLKL）４のタイミングで、272
ビツトのデータ２がデータレジスタ１９とシンド
ロームレジスタ１５にロードされる。当然シンド
ロームレジスタ１５は、フイードバツク付きの割
算回路であるので、入力信号に見逃し誤り以外の
誤りがあれば、272ビツトデータロード後の値は
「０」でない特定の値を示しているはずである。
データロードのタイミングについては、アプリケ
ーシヨンによつて種々の場合が考えられるので、
クロツク信号（CLKL）４が歯抜けの波形になつ
ていたとしても、入力データ２がそのような波形
に対応して入力されていればさしつかえない。
（CLKL）４と同期した入力信号２を与えれば、
クロツク信号（CLKL）４のタイミングで、272
ビツトのデータ２がデータレジスタ１９とシンド
ロームレジスタ１５にロードされる。当然シンド
ロームレジスタ１５は、フイードバツク付きの割
算回路であるので、入力信号に見逃し誤り以外の
誤りがあれば、272ビツトデータロード後の値は
「０」でない特定の値を示しているはずである。
データロードのタイミングについては、アプリケ
ーシヨンによつて種々の場合が考えられるので、
クロツク信号（CLKL）４が歯抜けの波形になつ
ていたとしても、入力データ２がそのような波形
に対応して入力されていればさしつかえない。
272ビツトのデータ入力後はスイツチ１３を端
子２へ切換えたのち誤り訂正動作に入るので、回
路はクロツク信号（CLKC）３によつて動作す
る。この場合先頭の１ビツトはシンドロームレジ
スタ１５のみを１ビツトシフトさせる形になつて
いる。これば、元来（272、190）符号が（273、
191）符号を１ビツト分だけ短縮させた符号だか
らである。
子２へ切換えたのち誤り訂正動作に入るので、回
路はクロツク信号（CLKC）３によつて動作す
る。この場合先頭の１ビツトはシンドロームレジ
スタ１５のみを１ビツトシフトさせる形になつて
いる。これば、元来（272、190）符号が（273、
191）符号を１ビツト分だけ短縮させた符号だか
らである。
高速のクロツク信号（CLKC）３によつて閾値
「12」で１巡訂正し、この時点でのエラーフラグ
１８がエラーを示していれば（ERROR信号８）、
閾値「11」でさらに１巡訂正を行なう。ERROR
信号８がクリアされるまで、または、閾値が
「９」の場合の訂正が終了するまで、誤り訂正を
行なう。当然誤り訂正動作中はスイツチ１３は２
側となり、BUSY信号１０はBUSYを示してい
るものとする。
「12」で１巡訂正し、この時点でのエラーフラグ
１８がエラーを示していれば（ERROR信号８）、
閾値「11」でさらに１巡訂正を行なう。ERROR
信号８がクリアされるまで、または、閾値が
「９」の場合の訂正が終了するまで、誤り訂正を
行なう。当然誤り訂正動作中はスイツチ１３は２
側となり、BUSY信号１０はBUSYを示してい
るものとする。
誤り訂正終了時には、BUSY信号１０は
READYを示す。このBUSY信号１０を見て
READYの場合には、CLKR５にデータ読み出し
用の信号を入力し、スイツチ２０を端子２へ切換
えれば、このタイミングで誤り訂正後のデータ
272ビツトを出力データ信号９として出力するこ
とができる。
READYを示す。このBUSY信号１０を見て
READYの場合には、CLKR５にデータ読み出し
用の信号を入力し、スイツチ２０を端子２へ切換
えれば、このタイミングで誤り訂正後のデータ
272ビツトを出力データ信号９として出力するこ
とができる。
この場合、クロツク信号（CLKL）４のデータ
ロードのタイミングとクロツク信号（CLKR）５
のデータリードのタイミングを異なつた位相で動
作するようにし、しかもクロツク信号（CLKR）
５のスピードをクロツク信号（CLKL）４のスピ
ードより速くしておけば、両クロツク信号
（CLKL）４と（CLKR）５とを同時に与えるこ
とができる。すなわち、BUSY信号１０が
READYを示している場合には常にデータロード
が可能になる。
ロードのタイミングとクロツク信号（CLKR）５
のデータリードのタイミングを異なつた位相で動
作するようにし、しかもクロツク信号（CLKR）
５のスピードをクロツク信号（CLKL）４のスピ
ードより速くしておけば、両クロツク信号
（CLKL）４と（CLKR）５とを同時に与えるこ
とができる。すなわち、BUSY信号１０が
READYを示している場合には常にデータロード
が可能になる。
ただし、データリード直前にERROR信号８を
見ておく必要がある。また、データのロードに備
えるために、スイツチ１３はデータリード時は、
再度１側とする必要がある。
見ておく必要がある。また、データのロードに備
えるために、スイツチ１３はデータリード時は、
再度１側とする必要がある。
また、SYNC信号２４がアクテイブの場合に
は、データロード終了後全く同一のタイミング遅
れでリードしたいため、誤り訂正の途中で
ERROR信号８が「０」になつたとしても、最終
の閾値「９」まで訂正を行なうようにすれば良
い。このようなモードでは、４巡遅れの同一タイ
ミングで訂正後のデータが得られることになる。
以上のタイミングを第２図に示す。
は、データロード終了後全く同一のタイミング遅
れでリードしたいため、誤り訂正の途中で
ERROR信号８が「０」になつたとしても、最終
の閾値「９」まで訂正を行なうようにすれば良
い。このようなモードでは、４巡遅れの同一タイ
ミングで訂正後のデータが得られることになる。
以上のタイミングを第２図に示す。
符号化回路の場合を次に説明する。CODEC信
号２３は符号化回路を指定するようにする。
（272、190）符号のビツト配列を第３図に示す。
伝送信号は190ビツトの情報ビツトが最初に送ら
れ、次に82ビツトのパリテイビツトが送られるも
のとする。STAT信号７によつてシンドローム
レジスタ１５をクリアし、クロツク信号
（CLKL）４のタイミングに同期した190ビツトの
入力データ信号２がデータレジスタ１９にロード
される一方で、シンドロームレジスタ１５にもロ
ードされる。当然スイツチ１３は１側、スイツチ
２０は２側に倒されているものとする。
号２３は符号化回路を指定するようにする。
（272、190）符号のビツト配列を第３図に示す。
伝送信号は190ビツトの情報ビツトが最初に送ら
れ、次に82ビツトのパリテイビツトが送られるも
のとする。STAT信号７によつてシンドローム
レジスタ１５をクリアし、クロツク信号
（CLKL）４のタイミングに同期した190ビツトの
入力データ信号２がデータレジスタ１９にロード
される一方で、シンドロームレジスタ１５にもロ
ードされる。当然スイツチ１３は１側、スイツチ
２０は２側に倒されているものとする。
190ビツト分の全データが入力が終了すると、
クロツク信号（CLKR）５のタイミングによつ
て、出力データ信号９が出力される。すなわちデ
ータレジスタ１９の190ビツトが順次出力される。
一方でシンドロームレジスタ１５はさらに82ビツ
ト分の巡回シフトを行ない、割算回路の完全な除
余を求める。これがパリテイビツトになる。
クロツク信号（CLKR）５のタイミングによつ
て、出力データ信号９が出力される。すなわちデ
ータレジスタ１９の190ビツトが順次出力される。
一方でシンドロームレジスタ１５はさらに82ビツ
ト分の巡回シフトを行ない、割算回路の完全な除
余を求める。これがパリテイビツトになる。
従つて、190ビツトデータを出力された後は、
スイツチ２０を１側として、82ビツトのパリテイ
を続けて出力する。この時190ビツト出力時は
INFM１１がアクテイブとなり、82ビツト出力時
はPART１２がアクテイブとなる。
スイツチ２０を１側として、82ビツトのパリテイ
を続けて出力する。この時190ビツト出力時は
INFM１１がアクテイブとなり、82ビツト出力時
はPART１２がアクテイブとなる。
INFM信号１１とPART信号１２は誤り訂正
時も同様な信号を出力するものとする。
時も同様な信号を出力するものとする。
上記実施例の説明では（272、190）符号の場合
について述べたが、当然他のすべての誤り訂正回
路にも適用できるものである。
について述べたが、当然他のすべての誤り訂正回
路にも適用できるものである。
また、上記説明ではデータロードクロツク信号
（CLKL）、訂正クロツク信号（CLKC）、データ
リードクロツク信号（CLKR）を全く別のものと
して述べたが、同じ周波数でも良いことは当然で
ある。さらに、上記説明では、CLKL、CLKRは
すでにゲートされた信号としているが、これらを
CLKCと同様連続信号として入力し、外部制御信
号によつて回路の内部でゲートをかけるようにし
ても当然に同様の効果が得られる。
（CLKL）、訂正クロツク信号（CLKC）、データ
リードクロツク信号（CLKR）を全く別のものと
して述べたが、同じ周波数でも良いことは当然で
ある。さらに、上記説明では、CLKL、CLKRは
すでにゲートされた信号としているが、これらを
CLKCと同様連続信号として入力し、外部制御信
号によつて回路の内部でゲートをかけるようにし
ても当然に同様の効果が得られる。
従来の回路では、CPUを使用することを前提
にするものであつたが、本発明はCPUなしに簡
単に各種回路とインターフエースが取れるように
なつた。また、誤り訂正時には、一部データロー
ドとデータリードの同時処理も可能になつた。
にするものであつたが、本発明はCPUなしに簡
単に各種回路とインターフエースが取れるように
なつた。また、誤り訂正時には、一部データロー
ドとデータリードの同時処理も可能になつた。
(イ) 回路内部のクロツク信号とデータ信号ロード
時のクロツク信号および訂正後のデータを読み
出すためのクロツク信号各々を別個に入力でき
るようにし、データリード時には情報ビツト期
間とパリテイビツト期間を示すようにした。ま
た、モードの指定により、常に同一のタイミン
グ遅れで訂正後のデータが読み出せるようにし
た。また、データロードとデータリードを同時
にできるようにした。さらに、符号化時にも、
情報部とパリテイ部を示す信号を出力するよう
にした。
時のクロツク信号および訂正後のデータを読み
出すためのクロツク信号各々を別個に入力でき
るようにし、データリード時には情報ビツト期
間とパリテイビツト期間を示すようにした。ま
た、モードの指定により、常に同一のタイミン
グ遅れで訂正後のデータが読み出せるようにし
た。また、データロードとデータリードを同時
にできるようにした。さらに、符号化時にも、
情報部とパリテイ部を示す信号を出力するよう
にした。
(ロ) ３種類のクロツク信号が別個に指定でき、特
に、訂正後には、高速処理が可能なので全体的
に処理スピードを上げることができる。情報部
とパリテイ部を示す信号があるので、他の回路
とのインターフエースが容易である。
に、訂正後には、高速処理が可能なので全体的
に処理スピードを上げることができる。情報部
とパリテイ部を示す信号があるので、他の回路
とのインターフエースが容易である。
(ハ) CPUを用いなくても構成できるので、大き
な規模の回路にならなくてすむし、汎用性をも
たせることもできた。また、IC化も容易であ
る。
な規模の回路にならなくてすむし、汎用性をも
たせることもできた。また、IC化も容易であ
る。
第１図は、本発明の一実施例を示す回路図を示
す図、第２図は第１図の動作を示すタイミングチ
ヤート、第３図は（272、190）符号のビツト伝送
順を示す図である。
す図、第２図は第１図の動作を示すタイミングチ
ヤート、第３図は（272、190）符号のビツト伝送
順を示す図である。
Claims (1)
- 【特許請求の範囲】 １ データロードクロツクCLKLに応じて第１の
所定ビツト数の情報信号および第２の所定ビツト
数のパリテイ信号を有するデータがロードされ、
またデータリードクロツクCLKRに応じて訂正さ
れたデータを読み出すデータレジスタと、 データロードの開始時にリセツトされたのち、
データロードクロツクに応じて前記データのパリ
テイ信号がロードされ、次いで高速訂正クロツク
に応じて該データを読み出すシンドロームレジス
タと、 前記データレジスタの入力側に設けられ、デー
タ源から前記データレジスタへデータを入力する
モードと前記データレジスタの出力を前記データ
レジスタの入力に繰り返し入力するモードとを切
り替える第１のスイツチと、 前記シンドロームレジスタの出力と前記データ
レジスタの出力とを選択的に引き出す第２のスイ
ツチと、 多数決差集合巡回コードを用いた高速訂正クロ
ツクに応じて前記シンドロームレジスタからのパ
リテイ信号が正しいか否かを判断するEOR回路、
前記シンドロームレジスタの出力に含まれるエラ
ーを検出してERROR信号を出力するエラーフラ
グ回路、および前記シンドロームレジスタおよび
前記データレジスタに前記シンドロームレジスタ
がエラーを含むとき訂正が終了するまで所定しき
い値に関する前記EOR回路の出力に基づいてエ
ラー訂正信号を出力する可変しきい値回路を有す
るエラー訂正回路と、 前記高速訂正クロツクおよびデータロードクロ
ツクを有するクロツク信号、データロード開始信
号STAT、訂正モード指示信号CODECおよび同
期信号SYNCが入力信号として与えられ、前記信
号CODECに基づいてエラー訂正動作中であるこ
とを示す信号BUSYを出力し、かつ前記データ
の情報信号が出力されていることを示す信号
INFM、および前記エラー訂正回路がエラー訂正
動作を終了したのち前記情報信号に続いて前記パ
リテイ信号が出力されたことを示す信号PART
を出力するタイミング信号発生器とをそなえ、 前記第１のスイツチを介して前記データレジス
タにデータをロードし、前記データレジスタおよ
び前記可変しきい値回路によりデータを訂正し、
次いで前記第２のスイツチを介して訂正されたデ
ータを出力するようにしたデイジタルコード情報
の誤り訂正符号化復号回路。 ２ 特許請求の範囲第１項に記載の回路におい
て、 前記データリードクロツクCLKRおよびデータ
ロードクロツクCLKLの速度が前記高速訂正クロ
ツクの速度より遅く、前記データリードクロツク
CLKRの速度が前記データロードクロツクの速度
より速いデイジタルコード情報の誤り訂正符号化
復号回路。 ３ 特許請求の範囲第１項に記載の回路におい
て、 前記誤り訂正回路は、コード化された信号を処
理する回路であるデイジタルコード情報の誤り訂
正符号化復号回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62218738A JPS6462027A (en) | 1987-09-01 | 1987-09-01 | Error correcting circuit |
| CA000576159A CA1307851C (en) | 1987-09-01 | 1988-08-31 | Error correction coding and decoding circuit for digitally coded information |
| US07/238,838 US5003540A (en) | 1987-09-01 | 1988-08-31 | Error correction coding and decoding circuit for digitally coded information |
| EP88114279A EP0306020B1 (en) | 1987-09-01 | 1988-09-01 | Error correction coding and decoding circuit for digitally coded information |
| DE3855270T DE3855270T2 (de) | 1987-09-01 | 1988-09-01 | Fehler-Korrektur-Codierungs- und Decodierungsschaltung für digital codierte Information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62218738A JPS6462027A (en) | 1987-09-01 | 1987-09-01 | Error correcting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6462027A JPS6462027A (en) | 1989-03-08 |
| JPH043135B2 true JPH043135B2 (ja) | 1992-01-22 |
Family
ID=16724653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62218738A Granted JPS6462027A (en) | 1987-09-01 | 1987-09-01 | Error correcting circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5003540A (ja) |
| EP (1) | EP0306020B1 (ja) |
| JP (1) | JPS6462027A (ja) |
| CA (1) | CA1307851C (ja) |
| DE (1) | DE3855270T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272224A (ja) * | 1990-03-20 | 1991-12-03 | Canon Inc | 情報信号処理方法 |
| NL9100218A (nl) * | 1991-02-07 | 1992-09-01 | Philips Nv | Encodeer/decodeer-schakeling, alsmede digitaal video-systeem voorzien van de schakeling. |
| JP2970994B2 (ja) * | 1994-05-25 | 1999-11-02 | 三洋電機株式会社 | 誤り訂正復号回路 |
| JP4932424B2 (ja) * | 2006-10-19 | 2012-05-16 | 大森機械工業株式会社 | ピロー包装機 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3587042A (en) * | 1969-07-03 | 1971-06-22 | Gen Electric | Random error correcting coding and decoding system having inversion tolerance and double code capability |
| JPS5328409A (en) * | 1976-08-27 | 1978-03-16 | Mitsubishi Electric Corp | Pcm recorder/repeoducer |
| US4454600A (en) * | 1982-08-25 | 1984-06-12 | Ael Microtel Limited | Parallel cyclic redundancy checking circuit |
| US4630271A (en) * | 1983-01-20 | 1986-12-16 | Nippon Hoso Kyokai | Error correction method and apparatus for data broadcasting system |
| JPS59165547A (ja) * | 1983-03-09 | 1984-09-18 | Nec Corp | 通信制御装置の演算制御装置 |
| IT1168840B (it) * | 1983-09-15 | 1987-05-20 | Cselt Centro Studi Lab Telecom | Decodificatore di codice binario ciclico perfetto |
| US4675868A (en) * | 1984-03-30 | 1987-06-23 | Oki Electric Industry Co., Ltd. | Error correction system for difference set cyclic code in a teletext system |
| US4672612A (en) * | 1984-03-30 | 1987-06-09 | Oki Electric | Error correction system in a teletext system |
| CA1234222A (en) * | 1984-09-26 | 1988-03-15 | Akira Matsushita | Method and apparatus for error correction |
-
1987
- 1987-09-01 JP JP62218738A patent/JPS6462027A/ja active Granted
-
1988
- 1988-08-31 CA CA000576159A patent/CA1307851C/en not_active Expired
- 1988-08-31 US US07/238,838 patent/US5003540A/en not_active Expired - Lifetime
- 1988-09-01 DE DE3855270T patent/DE3855270T2/de not_active Expired - Fee Related
- 1988-09-01 EP EP88114279A patent/EP0306020B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6462027A (en) | 1989-03-08 |
| EP0306020B1 (en) | 1996-05-08 |
| EP0306020A3 (en) | 1991-04-24 |
| EP0306020A2 (en) | 1989-03-08 |
| US5003540A (en) | 1991-03-26 |
| CA1307851C (en) | 1992-09-22 |
| DE3855270D1 (de) | 1996-06-13 |
| DE3855270T2 (de) | 1996-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2306367C (en) | Device and method for inserting previously known bits in input stage of channel encoder | |
| US4032886A (en) | Concatenation technique for burst-error correction and synchronization | |
| JPS60140982A (ja) | デジタル符号語を検出する方法および装置 | |
| JPH043135B2 (ja) | ||
| JP2885263B2 (ja) | 符号生成方法 | |
| JPH0221180B2 (ja) | ||
| US4159469A (en) | Method and apparatus for the coding and decoding of digital information | |
| US3842400A (en) | Method and circuit arrangement for decoding and correcting information transmitted in a convolutional code | |
| US5124992A (en) | Error correcting encoder/decoder for a digital transmission installation | |
| JPH0738626B2 (ja) | ワード同期検出回路 | |
| JP2646530B2 (ja) | デコード装置 | |
| KR20040004626A (ko) | 복수의 데이터 스트림에 대한 부호화/복호화 엔진 | |
| JPS613529A (ja) | 誤り訂正方式 | |
| KR890000229Y1 (ko) | 텔레텍스트 정보 복호화장치 | |
| JP2728818B2 (ja) | 可変長復号化器 | |
| JPS60143087A (ja) | バツフアメモリ制御回路 | |
| JP3054787B2 (ja) | 可変長符号の復号装置 | |
| JP2703771B2 (ja) | デインタリーブ回路 | |
| JPS63272139A (ja) | 誤り訂正符号の復号方式 | |
| JPH10154939A (ja) | 符号化率による復元クロック発生装置及びその方法 | |
| JPH06101750B2 (ja) | デ−タ符号復号装置 | |
| JPS6043716B2 (ja) | 直交変換符号化回路 | |
| JPH0434333B2 (ja) | ||
| JP3245622B2 (ja) | パターン比較方法 | |
| JPS6150475A (ja) | 文字放送信号誤り訂正回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |