JPH04313896A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＥＥＰＲＯＭ等の書
き込み動作を外部書き込みサイクルと内部書き込みサイ
クルとにより行う半導体記憶装置に関する。

【０００２】

【従来の技術】図５は従来のＥＥＰＲＯＭの構成を示す
ブロック図である。同図に示すように、メモリセルアレ
イ１内にマトリクス状にメモリセル２が配置される（図
５では１個示す）。メモリセル２は、選択トランジスタ
ＳＱと不揮発な記憶を行うメモリトランジスタＭＱとの
直列接続により構成され、選択トランジスタＳＱのドレ
インがビット線ＢＬに接続され、メモリトランジスタＭ
Ｑのソースがソーストランジスタ３を介して接地される
。メモリトランジスタＭＱのコントロールゲートはバイ
ト選択用トランジスタＴ１を介してコントロールゲート
線ＣＧＬに接続される（図５では１バイト１ビット構成
を示す）。また、バイト選択用トランジスタＴ１のゲー
ト及び選択トランジスタＳＱのゲートにワード線ＷＬが
接続される。

【０００３】ビット線ＢＬ，コントロールゲート線ＣＧ
Ｌそれぞれの一端はコラムラッチ４（高電圧スイッチ機
能を含む）に接続される。コラムラッチ４は一本のコン
トロールゲート線ＣＧＬ及びビット線それぞれに対応し
て１個のラッチ部を有している。また、コントロールゲ
ート線ＣＧＬの他端はＹゲート回路５中のＹゲートラン
ジスタＹＧ１を介しコントロールゲート回路６に接続さ
れ、ビット線ＢＬの他端はＹゲート回路５中のＹゲート
トランジスタＹＧ２を介してライトドライバ回路７及び
センスアンプ８に接続される。

【０００４】ワード線ＷＬの一端はＸデコーダ９に接続
され、他端は高電圧スイッチ１８に接続される。また、
ＹゲートトランジスタＹＧ１，ＹＧ２のゲートにはＹデ
コーダ１０のＹゲート線ＹＬが接続され、ソーストラン
ジスタ３のゲートには書き込み回路１５及び読み出し回
路１６が接続される。Ｘデコーダ９は、アドレスバッフ
ァ１２から取込んだ行アドレスに基づき、選択的にワー
ド線ＷＬをＨレベルに設定する。Ｙデコーダ１０は、ア
ドレスバッファ１２から取込んだ列アドレスに基づき、
Ｙゲート線ＹＬを選択的にＨレベルにして、Ｙゲートト
ランジスタＹＧ（ＹＧ１，ＹＧ２）を選択的にオンさせ
る。

【０００５】１３は制御信号バッファ回路であり、チッ
プイネーブル信号バーＣＥ，ライトイネーブル信号バー
ＷＥ及びアウトプットイネーブル信号バーＯＥ等の外部
制御信号をバッファリングする。この制御信号バッファ
回路１３でバッファリングされた外部制御信号に基づき
、（書き込み，読み出し）スタンバイ制御回路１４は、
アドレスバッファ１２、Ｘデコーダ９、Ｙデコーダ１０
、書き込み回路１５、読み出し回路１６及び入力バッフ
ァ２０にそれぞれ制御信号を与える。

【０００６】書き込み回路１５は、スタンバイ制御回路
１４より起動を指示する制御信号を受けると、コントロ
ールゲート回路６、ライトドライバ回路７及びタイマ回
路（昇圧回路）１７にそれぞれ書き込み制御信号を与え
るとともに、Ｈレベルの信号をソーストランジスタ３の
ゲートに与える。タイマ回路１７は、後述する内部書き
込みサイクルを指示する書き込み制御信号を受けると、
所定期間高電圧状態の高電圧パルスをコラムデコーダ４
及び高電圧スイッチ１８に出力し、その後、所定期間Ｌ
レベルとなる。一方、読み出し回路１６は読み出し制御
信号を受けると、コントロールゲート回路６及びセンス
アンプ８に読み出し指示を与えるとともにＨレベルの信
号をソーストランジスタ３のゲートに与える。

【０００７】また、外部からの入出力データは入出力バ
ッファ１９、入力バッファ２０を介してライトドライバ
回路７に取り込まれ、一方、センスアンプ８の出力が出
力バッファ２１及び入出力バッファ１９を介して、外部
読み出しデータとして外部に出力される。

【０００８】このような構成において、メモリトランジ
スタＭＱへのデータ書き込み動作は以下に示すように行
われる。まず、制御信号バッファ回路１３に書き込みを
指示する外部制御信号を付与することにより、スタンバ
イ制御回路１４の制御信号により書き込み回路１５を起
動させる。同時に書き込み対象のメモリトランジスタＭ
Ｑを規定する行アドレス及び列アドレスをそれぞれＸデ
コーダ９及びＹデコーダ１０にアドレスバッファ６を介
して与えるとともに、外部より書き込みデータを入出力
バッファ１９に与える。

【０００９】すると、Ｘデコーダ９がワード線ＷＬを選
択的にＨレベルにし、Ｙデコーダ１０がＹゲート線ＹＬ
を選択的にＨレベルにしＹゲートトランジスタＹＧ１及
びＹＧ２を選択的にオンさせる。そして、コントロール
ゲート回路１９からオン状態のＹゲートトランジスタＹ
Ｇ１及びそれにつながるコントロールゲート線ＣＧＬを
介してコラムラッチ４に書き込みを指示するＨレベルの
書き込み制御データがラッチされる。同時に、書き込み
データに基づくライトドライバ回路７からの出力信号が
、オン状態のＹゲートトランジスタＹＧ２及びそれにつ
ながるビット線ＢＬを介してコラムラッチ４に格納され
る。このようにして１バイトのデータ書き込みが行われ
る。

【００１０】さらに、同一ワード線につながる他のメモ
リトランジスタにおいてもデータ書き込みを行う場合（
以下、この書き込みを「複数バイトのデータ書き込み」
と言う。）は、行アドレスを固定したまま、列アドレス
のみ変更してＹデコーダ１０の出力を変化させて前回と
異なるＹゲートトランジスタＹＧ１及びＹＧ２をオンさ
せ、外部より入出力バッファ１９に新たな書き込みデー
タを与える。すると、コントロールゲート回路１９から
オン状態のＹゲートトランジスタＹＧ１及びそれにつな
がるコントロールゲート線ＣＧＬを介してコラムラッチ
４に書き込み制御データが格納される。同時に、新たな
書き込みデータに基づくライトドライバ回路７からの出
力信号が、オン状態のＹゲートトランジスタＹＧ２及び
それにつながるビット線ＢＬを介してコラムラッチ４に
格納される。この動作を繰り返すことにより、複数バイ
トのデータ書き込みが行われる。

【００１１】このように、Ｙデコーダ１０により順次選
択されたコントロールゲート線ＣＧＬ及びビット線ＢＬ
に対応するコラムラッチ４に書き込み制御データ及び書
き込みデータがそれぞれ格納される。

【００１２】以上、外部より得た所定数バイトの書き込
みデータをコラムラッチ４にラッチさせるまでの動作が
外部書き込みサイクルである。この外部書き込みサイク
ルが終了すると、内部書き込みサイクルに移る。

【００１３】内部書き込みサイクルに入ると、タイマ回
路（昇圧回路）１７が所定期間、高電圧パルスを発生し
、コラムラッチ４内の高電圧スイッチと高電圧スイッチ
１８を活性状態にする。この状態で、コラムラッチ４は
、すべてのビット線ＢＬをＬレベルに固定して、Ｈレベ
ルを格納したラッチ部に接続されたコントロールゲート
線ＣＧＬを高電圧ＶＰＰに設定する。同時に、高電圧ス
イッチ１８はＨレベルのワード線ＷＬを高電圧ＶＰＰに
立ち上げる。

【００１４】その結果、高電圧ＶＰＰが印加されたワー
ド線ＷＬ及びコントロールゲート線ＣＧＬに接続される
ことにより選択されたメモリトランジスタＭＱの閾値電
圧が高められ、消去状態（“１”書き込み）にされる。

【００１５】次に、コラムラッチ４は、すべてのコント
ロールゲート線ＣＧＬをＬレベルに固定して、Ｈレベル
を格納したラッチ部に接続されたビット線ＢＬを高電圧
ＶＰＰに設定する。このとき、高電圧スイッチ１８はワ
ード線ＷＬの高電圧ＶＰＰを維持する。

【００１６】その結果、高電圧ＶＰＰが印加されたワー
ド線ＷＬ及びビット線ＢＬに接続されたメモリトランジ
スタＭＱの閾値電圧が低められ、書き込み状態（“０”
書き込み）にされる。

【００１７】以上、コラムラッチ４に格納されたデータ
に基づき、選択されたメモリトランジスタＭＱに対する
閾値電圧を変化させるサイクルが、内部書き込みサイク
ルである。

【００１８】このように、従来のＥＥＰＲＯＭは書き込
み動作を外部書き込みサイクルと内部書き込みサイクル
とにより実行していた。

【００１９】次に読み出し動作について説明する。まず
、制御信号バッファ回路１３に読み出しを指示する制御
信号を付与し、スタンバイ制御回路１４の制御信号によ
り読み出し回路１６を起動させる。同時に読み出し対象
のメモリトランジスタＭＱを規定する行アドレス及び列
アドレスをそれぞれＸデコーダ９及びＹデコーダ１０に
アドレスバッファ６を介して与える。

【００２０】すると、Ｘデコーダ９がワード線ＷＬを選
択的にＨレベルにし、Ｙデコーダ１０がＹゲート線ＹＬ
を選択的にＨレベルにしＹゲートトランジスタＹＧ１及
びＹＧ２を選択的にオンさせる。そして、コントロール
ゲート回路１９からオン状態のＹゲートトランジスタＹ
Ｇ１及びコントロールゲート線ＣＧＬにＨレベルが与え
られ、選択されたメモリトランジスタＭＱはその閾値電
圧に基づきオン／オフし、このオン／オフをセンスアン
プ８で検知してその検出結果に基づく読み出しデータを
、出力バッファ２１及び入出力バッファ１９を介して外
部に出力する。

【００２１】

【発明が解決しようとする課題】ＥＥＰＲＯＭ等の従来
の半導体記憶装置は以上のように構成されており、書き
込み動作を、外部書き込みサイクルを行った後、内部書
き込みサイクルを実行するという手順で行っている。こ
のため、書き込み動作を２サイクルで行う分、書き込み
に長時間要するという問題点があった。

【００２２】この発明は上記問題点を解決するためにな
されたもので、書き込み時間の短縮化を図った半導体記
憶装置を得ることを目的とする。

【００２３】

【課題を解決するための手段】この発明にかかる半導体
記憶装置は、マトリクス状に配置されたメモリセルを有
し、列デコーダの出力により指示された第１のラッチに
外部データを格納する外部書き込みサイクルと、行デコ
ーダの出力により指示されたメモリセルに対し前記第１
のラッチの格納データに基づくデータ書き込みを行う内
部書き込みサイクルとにより書き込み動作が実行され、
前記外部書き込みサイクルを、列デコーダの出力により
指示された第２のラッチに外部データを格納する第１の
部分外部書き込みサイクルと、前記第２のラッチの格納
データを該第２のラッチに対応する前記第１のラッチに
転送する第２の部分外部書き込みサイクルとで行い、前
記書き込み動作を連続して実行する際、第（Ｉ＋１）サ
イクル（Ｉ≧１）の書き込み動作における前記第１の部
分外部書き込みサイクルと第Ｉサイクルの書き込み動作
における前記内部書き込みサイクルとを互いに影響を及
ぼすことなく並行して実行する。

【００２４】

【作用】この発明においては、書き込み動作を連続して
実行する際、第（Ｉ＋１）サイクル（Ｉ≧１）の書き込
み動作における第１の部分外部書き込みサイクルと第Ｉ
サイクルの書き込み動作における内部書き込みサイクル
とを互いに影響を及ぼすことなく並行して実行するため
、第２サイクル以降の書き込み動作において、第（Ｉ＋
１）サイクルの書き込み動作における第１の部分外部書
き込みサイクルと第Ｉサイクルの書き込み動作における
内部書き込みサイクルとが並行して行われる分、第（Ｉ
＋１）サイクルの書き込み動作における外部書き込みサ
イクルの実質的な実行時間が短縮する。

【００２５】

【実施例】図１はこの発明の一実施例であるＥＥＰＲＯ
Ｍの構成を示すブロック図である。同図に示すように、
Ｘデコーダ９の出力が、直列に接続された２段のＸラッ
チ３１及び３２を介してメモリセルアレイ１のワード線
ＷＬに接続され、Ｙデコーダ１０の出力もＹラッチ３３
を介してＹゲート線ＹＬに接続される。また、入力バッ
ファ２０の出力も入力ラッチ３４を介してライトドライ
バ回路７に与えられる。入力ラッチ３４は、Ｙデコーダ
１０のそれぞれの出力（つまり、Ｙゲート線ＹＬ）に対
応して設けられ、後に詳述するが、この入力ラッチ３４
と入力バッファ２０との間の電気的接続／遮断の制御が
、それぞれの入力ラッチ３４に対応するＹデコーダ１０
の出力に基づき行われる。

【００２６】そして、（書き込み，読み出し）スタンバ
イ制御回路３０は、制御信号バッファ回路１３でバッフ
ァリングされた外部制御信号及びタイマ回路１７のタイ
マ出力信号Ｓ１７に基づき、アドレスバッファ１２、Ｘ
デコーダ９、Ｙデコーダ１０及び入力バッファ２０にそ
れぞれ制御信号Ｓ３０Ａを与えるとともに、書き込み回
路１５及び読み出し回路１６にそれぞれ制御信号Ｓ３０
Ｂを与える。なお、他の構成は図５で示した従来例と同
様であるため、説明は省略する。

【００２７】図２は図１で示したＸラッチ３１及び３２
の内部構成を示す回路図である。同図に示すように、イ
ンバータ４１及び４２のループ接続によりＸラッチ３１
を構成し、インバータ４３及び４４のループ接続により
Ｘラッチ３２を構成する。そして、Ｘラッチ３１とＸラ
ッチ３２との間に、ゲートにタイマ回路１７のタイマ出
力信号Ｓ１７が印加されたＰチャネルトランジスタ４５
が介挿される。なお、同図では１本のＸデコーダ９の出
力（つまり、ワード線ＷＬ）それぞれに設けられた１組
のＸラッチ３１及び３２を示しており、実際にはＸデコ
ーダ９の出力それぞれに図２で示したＸラッチ３１及び
３２が設けられる。

【００２８】図３は図１で示したスタンバイ制御回路３
０の内部構成を示す回路図である。同図に示すように、
スタンバイ制御回路３０はスタンバイ制御部３５と読み
出し書き込み制御部３６とから構成される。

【００２９】スタンバイ制御部３５は図５で示した従来
例のスタンバイ制御回路１４に相当し、制御信号バッフ
ァ回路１３でバッファリングされた外部制御信号に基づ
き、アドレスバッファ１２、Ｘデコーダ９、Ｙデコーダ
１０及び入力バッファ２０にそれぞれ制御信号Ｓ３０Ａ
を与える。

【００３０】読み出し書き込み制御部３６は、インバー
タ４６，５０、ＮＯＲゲート４７，４８、Ｐチャネルト
ランジスタ４９及び遅延回路５１（遅延時間ＴＤ１）か
ら構成され、制御信号Ｓ３０Ａをインバータ４６の入力
信号として取り込む。そして、インバータ４６の出力が
ＮＯＲゲート４７の一方入力として取り込まれ、ＮＯＲ
ゲート４７の出力がＮＯＲゲート４８の一方入力となる
ともにＰチャネルトランジスタ４９を介して制御信号Ｓ
３０Ｂとして出力される。ＮＯＲゲート４８はその他方
入力としてインバータ５９の出力を取り込み、その出力
がＮＯＲゲート４７の他方入力として帰還する。したが
って、ＮＯＲゲート４７，４８によりラッチ部３７が構
成される。また、インバータ５０の入力としてタイマ回
路１７のタイマ出力信号Ｓ１７が遅延回路５１を介した
信号が付与される。

【００３１】上記構成のラッチ部３７は、インバータ５
０の出力がＨのとき、リセットがかかり、ＮＯＲゲート
４８の出力はＬレベルに設定される。一方、インバータ
５０の出力がＬのとき活性状態となり、インバータ４６
の出力がＨのときノードＮ１にＬがラッチされ、このＬ
レベルはリセットがかかるまで保持される。

【００３２】図４は図１で示したＹラッチ３３及び入力
ラッチ３４の内部構成を示した回路図である。同図に示
すように、Ｙラッチ３３はＮＯＲゲート５２，５３、Ｐ
チャネルトランジスタ５４、インバータ５５及び遅延回
路５６（遅延時間ＴＤ２）から構成され、Ｙデコーダ１
０の出力はＮＯＲゲート５２の一方入力となり、このＮ
ＯＲゲート５２の出力がＮＯＲゲート５３の一方入力と
なる。

【００３３】ＮＯＲゲート５３の他方入力としてインバ
ータ５５の出力が付与され、その出力がＰチャネルトラ
ンジスタ５４を介してＹゲート線ＹＬに印加されるとと
もに、ＮＯＲゲート５２の他方入力として帰還される。 したがって、ＮＯＲゲート５２，５３によりラッチ部３
８が構成される。また、インバータ５５の入力として、
タイマ出力信号Ｓ１７が遅延回路５６を介して付与され
る。

【００３４】上記構成のラッチ部３８は、インバータ５
５の出力がＨのとき、リセットがかかり、ノードＮ２の
電位はＬレベルに設定される。一方、インバータ５５の
出力がＬのとき活性状態となり、Ｙデコーダ１０の出力
がＨのときノードＮ２にＨがラッチされ、このＨレベル
はリセットがかかるまで保持される。

【００３５】一方、入力バッファ３４はＮチャネルトラ
ンジスタ５７、インバータ５８，５９及びＰチャネルト
ランジスタ６０の直列接続により構成され、インバータ
５８，５９のループ接続によりラッチ部３９が構成され
る。そして、Ｎチャネルトランジスタ５７のゲートには
、対応するＹデコーダ１０の出力が付与され、Ｐチャネ
ルトランジスタ６０のゲートにはタイマ出力信号Ｓ１７
が付与される。

【００３６】なお、図４では１本のＹデコーダ１０の出
力（つまり、Ｙゲート線ＹＬ）それぞれに設けられた１
個のＹラッチ３３及び入力ラッチ３４を示しており、実
際にはＹデコーダ１０の出力線それぞれに図４で示した
Ｙラッチ３３及び入力ラッチ３４が設けられる。

【００３７】このような構成において、異なるワード線
に接続される複数のメモリトランジスタＭＱへのデータ
書き込みは以下に示すように行われる。以下、説明の都
合上、第１のワード線ＷＬ１に接続されたメモリトラン
ジスタＭＱへの第１サイクルの書き込み動作を行った後
、連続して第２のワード線ＷＬ２に接続されたメモリト
ランジスタＭＱへの第２サイクルの書き込み動作を行う
場合を例に挙げて説明する。

【００３８】まず、制御信号バッファ回路１３に書き込
みを指示する外部制御信号を付与することにより、スタ
ンバイ制御回路３０からの制御信号Ｓ３０Ｂにより書き
込み回路１５を起動させる。同時に書き込み対象のメモ
リトランジスタＭＱを規定する行アドレス及び列アドレ
スをそれぞれＸデコーダ９及びＹデコーダ１０にアドレ
スバッファ６を介して与えるとともに、外部より書き込
みデータを入出力バッファ１９に与えることにより、外
部書き込みサイクルに入る。

【００３９】この時、タイマ回路１７のタイマ出力信号
Ｓ１７がＬレベルであり、Ｘラッチ３１，３２間のＰチ
ャネルトランジスタ４５、スタイバイ制御回路３０内の
Ｐチャネルトランジスタ４９、Ｙラッチ３３内のＰチャ
ネルトランジスタ５４及び入力ラッチ３４内のＰチャネ
ルトランジスタ６０がすべてオン状態であるため、従来
同様、Ｘデコーダ９がワード線ＷＬ１をＨレベルにし、
Ｙデコーダ１０がＹゲート線ＹＬを選択的にＨレベルに
しＹゲートトランジスタＹＧ１及びＹＧ２を選択的にオ
ンさせる。そして、コントロールゲート回路１９からオ
ン状態のＹゲートトランジスタＹＧ１及びそれにつなが
るコントロールゲート線ＣＧＬを介してコラムラッチ４
に書き込みを指示するＨレベルの書き込み制御データが
格納される。同時に、書き込みデータに基づくライトド
ライバ回路７からの出力信号が、オン状態のＹゲートト
ランジスタＹＧ２及びそれにつながるビット線ＢＬを介
してコラムラッチ４に格納される。このようにして１バ
イトのデータ書き込みが行われる。

【００４０】さらに、第１のワード線ＷＬ１につながる
他のメモリトランジスタにおいてもデータ書き込みを行
う場合（以下、この書き込みを「複数バイトのデータ書
き込み」とする）は、行アドレスを固定したまま、列ア
ドレスのみ変更してＹデコーダ１０の出力を変化させて
前回と異なるＹゲートトランジスタＹＧ１及びＹＧ２を
オンさせ、外部より入出力バッファ１９に新たな書き込
みデータを与える。すると、コントロールゲート回路１
９からオン状態のＹゲートトランジスタＹＧ１及びそれ
につながるコントロールゲート線ＣＧＬを介してコラム
ラッチ４に書き込み制御データが格納される。同時に、
新たな書き込みデータに基づくライトドライバ回路７か
らの出力信号が、オン状態のＹゲートトランジスタＹＧ
２及びそれにつながるビット線ＢＬを介してコラムラッ
チ４に格納される。この動作を繰り返すことにより、複
数バイトのデータ書き込みが行われる。

【００４１】このように、Ｙデコーダ１０により選択さ
れたすべてのコントロールゲート線ＣＧＬ及びビット線
ＢＬに対応するコラムラッチ４に書き込み制御データ及
び書き込みデータがそれぞれ格納される。

【００４２】以上、外部より得た所定数バイトの書き込
みデータをコラムラッチ４にラッチさせるまでの動作が
外部書き込みサイクルである。第１サイクルの書き込み
動作において、外部書き込みサイクルが終了すると、内
部書き込みサイクルに移る。

【００４３】内部書き込みサイクルに入ると、タイマ回
路（昇圧回路）１７のタイマ出力信号Ｓ１７が高電圧パ
ルスを発生するため、コラムラッチ４内の高電圧スイッ
チと高電圧スイッチ１８を活性状態にする。

【００４４】同時に、Ｘラッチ３１，３２間のＰチャネ
ルトランジスタ４５、スタイバイ制御回路３０内のＰチ
ャネルトランジスタ４９、Ｙラッチ３３内のＰチャネル
トランジスタ５４及び入力ラッチ３４内のＰチャネルト
ランジスタ６０がすべてオフ状態となる。

【００４５】そして、コラムラッチ４は、すべてのビッ
ト線ＢＬをＬレベルに固定して、Ｈレベルを格納したラ
ッチ部に接続されたコントロールゲート線ＣＧＬを高電
圧ＶＰＰに設定する。同時に、高電圧スイッチ１８はＨ
レベルのワード線ＷＬを高電圧ＶＰＰに立ち上げる。

【００４６】その結果、高電圧ＶＰＰが印加されたワー
ド線ＷＬ及びコントロールゲート線ＣＧＬに接続される
ことにより選択されたメモリトランジスタＭＱの閾値電
圧が高められ、消去状態（“１”書き込み）にされる。

【００４７】次に、コラムラッチ４は、すべてのコント
ロールゲート線ＣＧＬをＬレベルに固定して、Ｈレベル
を格納したラッチ部に接続されたビット線ＢＬを高電圧
ＶＰＰに設定する。このとき、高電圧スイッチ１８はワ
ード線ＷＬの高電圧ＶＰＰを維持する。

【００４８】その結果、高電圧ＶＰＰが印加されたワー
ド線ＷＬ及びビット線ＢＬに接続されたメモリトランジ
スタＭＱの閾値電圧が低められ、書き込み状態（“０”
書き込み）にされる。

【００４９】以上、コラムラッチ４に格納されたデータ
に基づき、選択されたメモリトランジスタＭＱに対する
閾値電圧を変化させるのサイクルが、内部書き込みサイ
クルである。

【００５０】この第１サイクルの書き込み動作における
内部書き込みサイクルの期間中、制御信号バッファ回路
１３に書き込みを指示する外部制御信号を付与し、次の
書き込み対象のメモリトランジスタＭＱを規定する行ア
ドレス及び列アドレスをそれぞれＸデコーダ９及びＹデ
コーダ１０にアドレスバッファ６を介して与えるととも
に、外部より入出力バッファ１９に書き込みデータを与
えることにより、第２サイクルの書き込み動作における
第１の部分外部書き込みサイクルを並行して行う。

【００５１】この期間は、第１サイクルの書き込み動作
における内部書き込みサイクル実行中で、タイマ回路１
７のタイマ出力信号Ｓ１７がＬレベルであり、Ｘラッチ
３１，３２間のＰチャネルトランジスタ４５、スタイバ
イ制御回路３０内のＰチャネルトランジスタ４９、Ｙラ
ッチ３３内のＰチャネルトランジスタ５４及び入力ラッ
チ３４内のＰチャネルトランジスタ６０がすべてオフ状
態であるため、Ｘラッチ３１，３２間、Ｙラッチ３３，
Ｙゲート回路５間、入力ラッチ３４，ライトドライバ回
路７間が電気的に遮断されている。したがって、Ｘデコ
ーダ９、Ｙデコーダ１０及び入力バッファ２０の出力が
、第１サイクルの書き込み動作における内部書き込みサ
イクルに影響を与えることはない。

【００５２】この状況下で、Ｘデコーダ９の出力がＸラ
ッチ３１にラッチされ、同時に、スタンバイ制御回路３
０の内部のラッチ部３７（活性状態）に、書き込み回路
１５に起動を指示する制御信号Ｓ３０Ｂがラッチされる
。そして、Ｈレベル（選択状態）のＹデコーダ１０の出
力がＹラッチ３３のラッチ部３８（活性状態）にラッチ
され、Ｙデコーダ１０のＨレベル出力がＮチャネルトラ
ンジスタ５７に印加されるた入力ラッチ３４のラッチ部
３９に入力バッファ２０の出力がラッチされる。

【００５３】さらに、複数バイトのデータ書き込みを行
う場合は、行アドレスを固定したまま、列アドレスのみ
変更してＹデコーダ１０の出力を変化させながら、外部
より入出力バッファ１９に新たな書き込みデータを与え
ることにより、Ｙデコーダ１０のＨレベル出力が前回と
異なるＹラッチ３３のラッチ部３８にラッチされるとと
もに、Ｙデコーダ１０のＨレベル出力がＮチャネルトラ
ンジスタ５７に印加される入力ラッチ３４のラッチ部３
９に、新たな書き込みデータに基づく入力バッファ２０
の出力がラッチされる。

【００５４】この動作を繰り返すことにより、複数バイ
トのデータ書き込みが行われ、この期間中において、複
数バイトの外部書き込みデータが、Ｙデコーダ１０の出
力により選択された複数の入力ラッチ３４のラッチ部３
９にラッチされる。

【００５５】第１サイクルの内部書き込みサイクル及び
第２サイクル第１の部分外部書き込みサイクルが終了す
ると、タイマ出力信号Ｓ１７が微小期間Ｌレベルになり
、第２サイクルの書き込み動作における第２の部分外部
書き込みサイクルに移行する。

【００５６】第２の部分書き込みサイクルにおいて、Ｘ
ラッチ３１，３２間のＰチャネルトランジスタ４５、ス
タイバイ制御回路３０内のＰチャネルトランジスタ４９
、Ｙラッチ３３内のＰチャネルトランジスタ５４及び入
力ラッチ３４内のＰチャネルトランジスタ６０がすべて
オン状態となるため、Ｘラッチ３１のラッチデータによ
りワード線ＷＬ２がＨレベルにし、Ｙラッチ３３のラッ
チデータに基づきＹゲート線ＹＬが選択的にＨレベルに
され、これをゲート入力としたＹゲートトランジスタＹ
Ｇ１及びＹＧ２がオンされる。そして、スタンバイ制御
回路３０のラッチ部３７のラッチデータである制御信号
Ｓ３０Ｂに基づき、書き込み回路１５がコントロールゲ
ート回路１９に書き込み指示を与えることにより、コン
トロールゲート回路１９からオン状態のＹゲートトラン
ジスタＹＧ１及びそれにつながるコントロールゲート線
ＣＧＬを介してコラムラッチ４に書き込みを指示するＨ
レベルの書き込み制御データが格納される。同時に、入
力バッファ３４のラッチ部３９に格納されたラッチデー
タに基づくライトドライバ回路７からの出力信号が、オ
ン状態のＹゲートトランジスタＹＧ２及びそれにつなが
るビット線ＢＬを介してコラムラッチ４に格納される。

【００５７】そして、タイマ出力信号Ｓ１７がＬレベル
に変化した時刻ＴＬから遅延回路５１の遅延時間ＴＤ１
を経過した後、スタンバイ制御回路３０において、ＮＯ
Ｒゲート４８の他方入力であるインバータ５０の出力が
Ｈレベルとなり、ラッチ部３７がリセットされる。同様
に、Ｙラッチ３３においても、時刻ＴＬから遅延回路５
６の遅延時間ＴＤ２を経過した後、ＮＯＲゲート５３の
他方入力であるインバータ５５の出力がＨレベルとなり
、ラッチ部３８がリセットされる。なお、第２の部分外
部書き込みサイクルは、各ラッチ３１、３３及び３４の
ラッチデータ並びにスタンバイ制御回路３０のラッチデ
ータＳ３０Ｂを、コラムラッチ４に転送する動作にすぎ
ず短時間で行えるため、遅延回路５１及び遅延回路５６
それぞれの遅延時間ＴＤ１及びＴＤ２も短時間でよい。 。

【００５８】その後、第２サイクルの書き込み動作の内
部書き込みサイクルに移行するため、タイマ出力信号Ｓ
１７が再び高電圧レベルになり、第１サイクルの書き込
み動作における内部書き込みサイクルと同様にして、第
２サイクルの書き込み動作における内部書き込みサイク
ルが行われる。このとき、Ｘラッチ３１，３２間のＰチ
ャネルトランジスタ４５、スタイバイ制御回路３０内の
Ｐチャネルトランジスタ４９、Ｙラッチ３３内のＰチャ
ネルトランジスタ５４及び入力ラッチ３４内のＰチャネ
ルトランジスタ６０がすべてオフ状態でとなるため、次
のサイクルが書き込み動作あるいは読み出し動作であっ
ても、第２サイクルの書き込み動作における内部書き込
みサイクルには影響がない。また、ワード線ＷＬのＨレ
ベルはＸラッチ３２のラッチデータにより維持される。

【００５９】このように、本実施例のＥＥＰＲＯＭでは
、第Ｉサイクル（Ｉ≧１）の書き込み動作における内部
書き込みサイクル実行中に、第（Ｉ＋１）サイクルの外
部書き込みサイクルの大半の時間を占める第１の部分外
部書き込みサイクルを並行して行うため、連続して書き
込み動作を実行する場合、第Ｉサイクルの書き込み動作
における内部書き込みサイクルと並行して第（Ｉ＋１）
サイクルの第１の部分外部書き込みサイクルを行う分、
書き込み動作に要する時間を従来に比べ省略できるため
、書き込み時間の短縮化を図ることができる。

【００６０】なお、読み出し動作時において、タイマ出
力信号Ｓ１７が常にＬレベルであるため、Ｘラッチ３１
，３２間のＰチャネルトランジスタ４５、スタイバイ制
御回路３０内のＰチャネルトランジスタ４９、Ｙラッチ
３３内のＰチャネルトランジスタ５４及び入力ラッチ３
４内のＰチャネルトランジスタ６０が常にオン状態とな
り、図５で示した回路と等価になるため、従来同様の読
み出し動作が行われる。

【００６１】なお、この実施例ではＥＥＰＲＯＭを例に
挙げたたが、これに限らず、マトリクス状に配置された
メモリセルを有し、列デコーダの出力により指示された
第１のラッチに外部データを格納する外部書き込みサイ
クルと、行デコーダの出力により指示されたメモリセル
に対し前記第１のラッチの格納データに基づくデータ書
き込みを行う内部書き込みサイクルとにより書き込み動
作が実行される半導体記憶装置すべてに対し、この発明
は適用可能である。

【００６２】

【発明の効果】以上説明したように、この発明よれば、
書き込み動作を連続して実行する際、第（Ｉ＋１）サイ
クル（Ｉ≧１）の書き込み動作における第１の部分外部
書き込みサイクルと第Ｉサイクルの書き込み動作におけ
る内部書き込みサイクルとを互いに影響を及ぼすことな
く並行して実行するため、第２サイクル以降の書き込み
動作において、第（Ｉ＋１）サイクルの書き込み動作に
おける第１の部分外部書き込みサイクルと第Ｉサイクル
の書き込み動作における内部書き込みサイクルとが並行
して行われる分、第（Ｉ＋１）サイクルの書き込み動作
における外部書き込みサイクルの実質的な実行時間を短
縮することにより、書き込み時間を短縮することができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例であるＥＥＰＲＯＭの構成
を示すブロック図である。

【図２】図１で示したＸラッチの内部構成を示す回路図
である。

【図３】図１で示したスタンバイ制御回路の内部構成を
示す回路図である。

【図４】図１で示したＹラッチ及び入力ラッチの内部構
成を示す回路図である。

【図５】従来のＥＥＰＲＯＭの構成を示すブロック図で
ある。

【符号の説明】

１　　　　メモリセルアレイ ４　　　　コラムラッチ ５　　　　Ｙゲート回路 ６　　　　コントロールゲート回路 ７　　　　ライトドライバ回路 ９　　　　Ｘデコーダ １０　　Ｙデコーダ １７　　タイマ回路 ３０　　スタンバイ制御回路 ３１　　Ｘラッチ ３２　　Ｘラッチ ３３　　Ｙラッチ ３４　　入力ラッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マトリクス状に配置されたメモリセル
   を有し、列デコーダの出力により指示された第１のラッ
   チに外部データを格納する外部書き込みサイクルと、行
   デコーダの出力により指示されたメモリセルに対し前記
   第１のラッチの格納データに基づくデータ書き込みを行
   う内部書き込みサイクルとにより書き込み動作が実行さ
   れる半導体記憶装置において、前記外部書き込みサイク
   ルを、列デコーダの出力により指示された第２のラッチ
   に外部データを格納する第１の部分外部書き込みサイク
   ルと、前記第２のラッチの格納データを該第２のラッチ
   に対応する前記第１のラッチに転送する第２の部分外部
   書き込みサイクルとで行い、前記書き込み動作を連続し
   て実行する際、第（Ｉ＋１）サイクル（Ｉ≧１）の書き
   込み動作における前記第１の部分外部書き込みサイクル
   と第Ｉサイクルの書き込み動作における前記内部書き込
   みサイクルとを互いに影響を及ぼすことなく並行して実
   行することを特徴とする半導体記憶装置。