JPS6218698A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6218698A JPS6218698A JP60157567A JP15756785A JPS6218698A JP S6218698 A JPS6218698 A JP S6218698A JP 60157567 A JP60157567 A JP 60157567A JP 15756785 A JP15756785 A JP 15756785A JP S6218698 A JPS6218698 A JP S6218698A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はページ書込みモードを有するＥＥＰＲＯＭ（
ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ。
ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ。
電気的に書込み及び消去が可能な不揮発性メモリ）に関
するものである。なお、以下の説明でいう書込みは書込
みと消去を含むものとする。
するものである。なお、以下の説明でいう書込みは書込
みと消去を含むものとする。
ＥＥＰＲＯＭの書込みには通常のスタティックＲＡＭの
舛込みよりも長い時間を必要とする。したがって、通常
のＲＡＭと同様にＥＥＰＲＯＭへ１バイト（８ビツト）
ずつ書込むと、書込みに長時間を必要とするので、ペー
ジ書込みモードを実行することによって、１ページ分の
１６バイトを一度に書込むように制御する。
舛込みよりも長い時間を必要とする。したがって、通常
のＲＡＭと同様にＥＥＰＲＯＭへ１バイト（８ビツト）
ずつ書込むと、書込みに長時間を必要とするので、ペー
ジ書込みモードを実行することによって、１ページ分の
１６バイトを一度に書込むように制御する。
第１図はこの発明の書込み装置を示すブロック図である
が、このブロック図に示す範囲では、この発明の書込み
装置は従来の装置と同様であるので、第１図を従来の装
置を示すブロック図として説明する。図において、（１
０）はコラムアドレスバッファ、（１１）はコラムデコ
ーダ、（１２）はコラムラッチ、（１３）はデータ入力
バッファ、（１４）はロウアドレスバッファ、（１５）
はロウデユーダ、（１６）はメモリセルアレイ、（１７
）はコントロール回路、（１８）は１ページのメモリ領
域を示す。
が、このブロック図に示す範囲では、この発明の書込み
装置は従来の装置と同様であるので、第１図を従来の装
置を示すブロック図として説明する。図において、（１
０）はコラムアドレスバッファ、（１１）はコラムデコ
ーダ、（１２）はコラムラッチ、（１３）はデータ入力
バッファ、（１４）はロウアドレスバッファ、（１５）
はロウデユーダ、（１６）はメモリセルアレイ、（１７
）はコントロール回路、（１８）は１ページのメモリ領
域を示す。
メモリセルアレイ（１６）はＥＥＰＲＯＭから構成され
説明の便宜のだめ１６ Ｘ １６ Ｘ ８ビツトの容量
を持ち８ビツト（１バイト）ごとにアドレスが定められ
ているとする。１６ Ｘ １６種類のアドレスを指定す
るためにはアドレス信号は８ビツトから構成される。こ
のアドレス信号の上位４ビツトをロウアドレスとし下位
４ビツトをコラムアドレスとする。
説明の便宜のだめ１６ Ｘ １６ Ｘ ８ビツトの容量
を持ち８ビツト（１バイト）ごとにアドレスが定められ
ているとする。１６ Ｘ １６種類のアドレスを指定す
るためにはアドレス信号は８ビツトから構成される。こ
のアドレス信号の上位４ビツトをロウアドレスとし下位
４ビツトをコラムアドレスとする。
メモリセルアレイ（１６）内でハツチを施したメモリ領
域（１８）は同一ロウアドレス領域であって、この中で
コラムアドレスはｌ’−００００Ｊから「１１１１」ま
で１６種類に変化し、すなわち領域（１８）には１６バ
イトのデータがそれぞれの位置に格納される。これに対
しコラムラッチ（１２）も、１６バイトのデータをそれ
ぞれコラムアドレスによって指定される位置に格納する
ことができる。
域（１８）は同一ロウアドレス領域であって、この中で
コラムアドレスはｌ’−００００Ｊから「１１１１」ま
で１６種類に変化し、すなわち領域（１８）には１６バ
イトのデータがそれぞれの位置に格納される。これに対
しコラムラッチ（１２）も、１６バイトのデータをそれ
ぞれコラムアドレスによって指定される位置に格納する
ことができる。
メモリセルアレイ（１６）への書込みは第１のサイクル
と第２のサイクルの繰返しで実行され、書込むべきデー
タは１バイトずつ、当該バイトの書込み位置を示すアド
レス信号と共に入力される。アドレス信号のうちの下位
部分はコラムアドレスバッファ（１０）にラッチされ上
位部分はロウアドレスバッファ（１４）にラッチされ、
データはデータ入力バッファ（１３）にラッチされる。
と第２のサイクルの繰返しで実行され、書込むべきデー
タは１バイトずつ、当該バイトの書込み位置を示すアド
レス信号と共に入力される。アドレス信号のうちの下位
部分はコラムアドレスバッファ（１０）にラッチされ上
位部分はロウアドレスバッファ（１４）にラッチされ、
データはデータ入力バッファ（１３）にラッチされる。
第１のサイクルではコラムラッチ（１２）内のコラムデ
コーダ（１１）で指定されるバイト位置にデータ入力バ
ッファ（１３）の内容がラッチされ、このラッチを１６
回繰り返してコラムラッチ（１２）内の全バイト（すな
わち１６バイト）に１６バイトのデータが書込まれると
、第２のサイクルが開始され、コラムラッチ（１２）内
の１６バイトのデータはロウデコーダ（１５）の指定す
る領域（１８）へ一度に書込まれる。
コーダ（１１）で指定されるバイト位置にデータ入力バ
ッファ（１３）の内容がラッチされ、このラッチを１６
回繰り返してコラムラッチ（１２）内の全バイト（すな
わち１６バイト）に１６バイトのデータが書込まれると
、第２のサイクルが開始され、コラムラッチ（１２）内
の１６バイトのデータはロウデコーダ（１５）の指定す
る領域（１８）へ一度に書込まれる。
第３図はこのような書込み動作を制御する従来の制御信
号の経過を示す動作タイムチャートで、図において（１
）は信号面（チップ、イネーブル）、（２）は信号キ（
ライト、イネーブル）、（３）はアドレス信号、（４）
はデータ、（５）はタイマ出力である。アドレス信号（
３）、データ（４）の変化点は平行２線の交差によって
示す。
号の経過を示す動作タイムチャートで、図において（１
）は信号面（チップ、イネーブル）、（２）は信号キ（
ライト、イネーブル）、（３）はアドレス信号、（４）
はデータ、（５）はタイマ出力である。アドレス信号（
３）、データ（４）の変化点は平行２線の交差によって
示す。
タイマ出力（５）の°Ｈ′ レベルは第１のサイクル（
外部書込みサイクル）を示し、これは第２のサイクル（
内部書込みサイクル）の終了後、１（１）が°Ｌルベル
となり舒（２）が°Ｌ′ レベルとなると（第３図（６
））、°Ｈ′ レベルとなり（第３図（８））、この時
点からタイマに設定した時間が経過すると°Ｌルベル（
第３図（９））となる。タイマ出力が′Ｈルベルである
間にコラムデコーダ（１２）への書込みを終了する。
外部書込みサイクル）を示し、これは第２のサイクル（
内部書込みサイクル）の終了後、１（１）が°Ｌルベル
となり舒（２）が°Ｌ′ レベルとなると（第３図（６
））、°Ｈ′ レベルとなり（第３図（８））、この時
点からタイマに設定した時間が経過すると°Ｌルベル（
第３図（９））となる。タイマ出力が′Ｈルベルである
間にコラムデコーダ（１２）への書込みを終了する。
タイマ出力（５）が°Ｈルベルの期間コ（１）が”Ｌ′
で腐（２）が°Ｈ′→′Ｌ′に変化した点（第３図（６
））で入力アドレス信号のコラムアドレスの部分をコラ
ムアドレスバッファ（１０）にラッチする。このラッチ
されたコラムアドレスによりコラムデコーダ（１１）が
コラムラッチ（１２）内の１バイト分を選択する。また
、ロウアドレスも同様にロウアドレスバッファ（１４）
にラッチされる。次に廓（２）カ立上っ＊（’Ｌ’レベ
ル→＠Ｈルベルニナった）時データ人カパッフｙ （１
３）のデータがコラムラッチ（１２）内の選択されたバ
イトに書込まれる。
で腐（２）が°Ｈ′→′Ｌ′に変化した点（第３図（６
））で入力アドレス信号のコラムアドレスの部分をコラ
ムアドレスバッファ（１０）にラッチする。このラッチ
されたコラムアドレスによりコラムデコーダ（１１）が
コラムラッチ（１２）内の１バイト分を選択する。また
、ロウアドレスも同様にロウアドレスバッファ（１４）
にラッチされる。次に廓（２）カ立上っ＊（’Ｌ’レベ
ル→＠Ｈルベルニナった）時データ人カパッフｙ （１
３）のデータがコラムラッチ（１２）内の選択されたバ
イトに書込まれる。
このようにして、１６バイトのデータがコラムラッチ（
１２）内の１６バイトに書込まれた後、タイマ出力（５
）が立下り（第３図（９））第２のサイクル（内部書込
みサイクル）に移り、次の芹の立上り点でコラムラッチ
（１２）の内容の１６バイト（１ページ）のデータがロ
ウデコーダ（１５）の指定する１ページ領域（１８）に
書込まれる。以上の制御動作はコントロール回路（１７
）により行われる。
１２）内の１６バイトに書込まれた後、タイマ出力（５
）が立下り（第３図（９））第２のサイクル（内部書込
みサイクル）に移り、次の芹の立上り点でコラムラッチ
（１２）の内容の１６バイト（１ページ）のデータがロ
ウデコーダ（１５）の指定する１ページ領域（１８）に
書込まれる。以上の制御動作はコントロール回路（１７
）により行われる。
ところで、ＥＥＦＲＯＭへの書込みは必ずしもメモリセ
ルアレイ（１６）全部に書込みを行ったり、１ページ分
のデータ全部に書込みを行ったりするわけではない。１
バイトだけへ書込みを行ってその１バイトの内容だけを
修正したい場合もしばしば発生する。このような場合、
従来の装置では第１のサイクル（外部書込みサイクル）
の時間はタイマの設定時間によって定まり、これは一定
値に設定されているので、１６バイト（１ページ）の外
部書込み時間を使って１バイトだけの外部書込みを行う
結果になり、時間的に無駄が生ずるという問題点があっ
た。
ルアレイ（１６）全部に書込みを行ったり、１ページ分
のデータ全部に書込みを行ったりするわけではない。１
バイトだけへ書込みを行ってその１バイトの内容だけを
修正したい場合もしばしば発生する。このような場合、
従来の装置では第１のサイクル（外部書込みサイクル）
の時間はタイマの設定時間によって定まり、これは一定
値に設定されているので、１６バイト（１ページ）の外
部書込み時間を使って１バイトだけの外部書込みを行う
結果になり、時間的に無駄が生ずるという問題点があっ
た。
この発明は上記のような問題点を解決するためになされ
たもので、ページ書込みモードとバイト書込みモードと
を切換え使用することができる半導体記憶装置を得るこ
とを目的としている。
たもので、ページ書込みモードとバイト書込みモードと
を切換え使用することができる半導体記憶装置を得るこ
とを目的としている。
この発明では信号可の幅によってページ書込みモードと
バイト書込みモードとの切換えを行うように制御した。
バイト書込みモードとの切換えを行うように制御した。
書込むべきバイト数に応じてページ書込みモードとバイ
ト書込みモードとを切換えて実行し、書込み所要時間を
短縮することができる。
ト書込みモードとを切換えて実行し、書込み所要時間を
短縮することができる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の書込み装置を示すブロック図で、ペ
ージ書込みモードとバイト書込みモードの切換制御に関
する部分（図示せず）以外の動作は従来の装置と同様で
あシ、前節で説明した所である。
ージ書込みモードとバイト書込みモードの切換制御に関
する部分（図示せず）以外の動作は従来の装置と同様で
あシ、前節で説明した所である。
第２図はこの発明における書込み動作を制御する制御信
号の経過を示す動作タイムチャートで、第３図と同一符
号は同−又は相当信号を示し、第３図と異なる点は信号
肛の幅によってページ書込みモードとバイト書込みモー
ドとを切換える点である。従ってメモリセルアレイ（１
６）側において信号“ＷＥ （２）の°Ｌルベルである
間の幅を測定する回路を備えていなければならない。
号の経過を示す動作タイムチャートで、第３図と同一符
号は同−又は相当信号を示し、第３図と異なる点は信号
肛の幅によってページ書込みモードとバイト書込みモー
ドとを切換える点である。従ってメモリセルアレイ（１
６）側において信号“ＷＥ （２）の°Ｌルベルである
間の幅を測定する回路を備えていなければならない。
第２図ｎ（２）の（２０）で示す幅を基準幅とし、測定
した幅が幅（１９）で示すように幅（２０）よシ狭いと
きは正常な幅とし、また第２図の幅（２１）のように幅
（２０）よシ広いときは異常な幅とし、正常な幅のとき
はページ書込みモードを実行し、異常な幅のときはバイ
ト書込みモードを実行する。
した幅が幅（１９）で示すように幅（２０）よシ狭いと
きは正常な幅とし、また第２図の幅（２１）のように幅
（２０）よシ広いときは異常な幅とし、正常な幅のとき
はページ書込みモードを実行し、異常な幅のときはバイ
ト書込みモードを実行する。
ページ書込みモードは従来の装置について先に説明した
とおりである。バイト書込みモードではページ書込みモ
ードと同様な動作で、データ１バイト分をコラムラッチ
（１２）に書込んだ後、直ちに第２のサイクル（内部書
込みサイクル）に入り、コラムラッチ（１２）に書込ま
れたデータをメモリセルアレイ（１６）の当該アドレス
位置に書込む。
とおりである。バイト書込みモードではページ書込みモ
ードと同様な動作で、データ１バイト分をコラムラッチ
（１２）に書込んだ後、直ちに第２のサイクル（内部書
込みサイクル）に入り、コラムラッチ（１２）に書込ま
れたデータをメモリセルアレイ（１６）の当該アドレス
位置に書込む。
なお上記実施例では測定した幅が基準幅より狭い場合を
正常な幅、基準幅より広い場合を異常な幅としたが、逆
に基準幅より広い場合を正常な幅、基準幅より狭い場合
を異常な幅としてもよい。
正常な幅、基準幅より広い場合を異常な幅としたが、逆
に基準幅より広い場合を正常な幅、基準幅より狭い場合
を異常な幅としてもよい。
以上のように、この発明によれば、ページ書込みモード
とバイト書込みモードとの２つの書込みモードを設ける
ことにしたので、書込みのバイト数に応じて書込みモー
ドを変え、書込みに必要な時間を短縮することができる
。
とバイト書込みモードとの２つの書込みモードを設ける
ことにしたので、書込みのバイト数に応じて書込みモー
ドを変え、書込みに必要な時間を短縮することができる
。
第１図はこの発明の書込み装置を示すブロック図、第２
図はこの発明における書込み動作を制御する制御信号の
経過を示す動作タイムチャート、第３図は従来の書込み
動作を制御する制御信号の経過を示す動作タイムチャー
ト。 （１）は信号α、（２）は信号塵、（１０）はコラムア
ドレスバッフｙ、（１１）はコラムデコーダ、（１２）
はコラムラッチ、（１３）は入力データバッファ、（１
４） １４０ウアドレスバツ７ア、（１５）ハロウテコ
ーダ、（１６）はメモリセルアレイ。 尚、各図中同一符号は同−又は相当部分を示す。
図はこの発明における書込み動作を制御する制御信号の
経過を示す動作タイムチャート、第３図は従来の書込み
動作を制御する制御信号の経過を示す動作タイムチャー
ト。 （１）は信号α、（２）は信号塵、（１０）はコラムア
ドレスバッフｙ、（１１）はコラムデコーダ、（１２）
はコラムラッチ、（１３）は入力データバッファ、（１
４） １４０ウアドレスバツ７ア、（１５）ハロウテコ
ーダ、（１６）はメモリセルアレイ。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 電気的に書込み及び消去が可能な不揮発性メモリから
構成されるメモリセルアレイ、このメモリセルアレイに
アクセスするためのアドレス信号を上位部分のロウアド
レスと下位部分のコラムアドレスに分け、ロウアドレス
を一時記憶するロウアドレスバッファ、上記コラムアド
レスを一時記憶するコラムアドレスバッファ、このコラ
ムアドレスバッファの内容をデコードするコラムデコー
ダ、上記ロウアドレスバッファの内容をデコードするロ
ウデコーダ、上記メモリセルアレイのうちの上記アドレ
ス信号により指定されるアドレス位置へ書込む１バイト
分のデータが一時記憶されるデータ入力バッファ、この
データ入力バッファの内容が上記コラムデコーダの出力
により指定される位置のバイトに書込まれるコラムラッ
チ、書込み制御のため上記メモリセルアレイに外部から
与えられる信号＠ＷＥ＠（ライト、イネーブル）のレベ
ル‘Ｌ’に保たれる時間幅を測定する手段、上記時間幅
が正常な時はページ書込みモードを実行し、上記データ
入力バッファの内容を上記コラムラッチ内の上記コラム
デコーダが指定する位置に書込み、このようにして上記
コラムラッチ内に１ページ分のデータが書込まれた後に
、この１ページ分のデータを一度に上記メモリセルアレ
イの上記ロウデコーダの指定するページへ書込み、上記
時間幅が正常な時間幅より大であるか又は小であって時
間幅異常と認められる時はバイト書込みモードを実行し
、上記データ入力バッファの内容を上記コラムラッチ内
の上記コラムデコーダが指定する位置に書込み、この１
バイトのデータを上記メモリセルアレイ内の上記ロウデ
コーダが指定するロウ内で上記コラムデコーダが指定す
るコラムアドレスに対応するコラムアドレス位置へ書込
むよう制御する手段を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157567A JPS6218698A (ja) | 1985-07-17 | 1985-07-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157567A JPS6218698A (ja) | 1985-07-17 | 1985-07-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218698A true JPS6218698A (ja) | 1987-01-27 |
Family
ID=15652505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157567A Pending JPS6218698A (ja) | 1985-07-17 | 1985-07-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218698A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04313896A (ja) * | 1991-03-25 | 1992-11-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1985
- 1985-07-17 JP JP60157567A patent/JPS6218698A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04313896A (ja) * | 1991-03-25 | 1992-11-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
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