JPS6035863B2 - クロツクパルス発生器同期用装置 - Google Patents

Description

【発明の詳細な説明】 本発明は外部媒体から受信され、名目上持続時間が等し
い多数の連続ビットセルから成り、かつ子定した一定数
の連続ビットセルの各ビットセル列に少なくとも１個の
信号転換部を有している一連の２個信号でクロックパル
ス発生器を同期させる装置にあって、該装置が：制御入
力端子と制御クロック出力端子とを有し、前記制御入力
端子における信号の影響下で制御クロックパルス列を発
生せしめる発振手段と：読取りクロック出力端子を有し
、前記外部媒体から受信した信号から議取りクロックパ
ルス列を発生せしめるクロック抽出手段と；前記制御ク
ロックパルス列及び前記読取りクロックパルス列を受信
すべく接続した第１入力端子及び第２入力端子と、前記
両クロックパルス列間の位相差を特徴付ける位相差信号
を供給する出力端子とを有している位相比較手段と；前
記位相差信号を受信し、かつ該位相差信号から前記発振
手段の制御入力端子に結合される制御信号を形すべく接
続した低域通過フィルター；とを具えているクロックパ
ルス発生器同期用装置に関するものである。

斯種の装置は米国特許第３６４６５２０号明細書から既
知である。

従来装置はデータトラック以外に別個のクロックトラッ
クを具えている磁気ディスクを利用している。従って、
ディスクにおけるクロックパルスとデータビットとの間
には位相差が発生し得るだけである。しかし本発明によ
れば、データ情報およびクロック情報を単一トラックに
一緒に記憶させる。魅力的なデータコード‘こおける各
ビットセルは、情報が第１値を有する場合にビットセル
の冒頭（始点）に信号転換部を具え、この場合、他の情
報値はビットセルの中央における信号転換部または信号
転換部の欠除の何れかによって表わされる。

この際、情報の再生に当っては制御クロツクパルス列を
発生させ、このパルス列により各ビットセルを両半部に
てサンプルして双方の情報値の復号化を可能ならしめる
必要がある。データビットは一般に機械的に駆動される
磁気媒体（記録胆体）にグループで記憶され、このよう
なグループは「セクター」とも称され、また、各セクタ
ーを別々にアドレスし得るようにすることも屡々ある。

磁気媒体の駆動には公差がある。また、個々のセクター
を一緒に記憶させるのでなく、大抵の場合特に、選択し
たセクターだけの議出しおよび再書込みが行われる。こ
のために、或るセクターからつぎのセクターへの移り変
わりにより通常は周波数ジャンプ並びに位相ジャンプが
伴われる。適切な読取り装置を実現するために、各セク
ターの冒頭には相当量の同期情報を包含させ、この情報
を実際のデータ情報に先行させると共に、斯る情報を用
いて、クロックパルス発生器を位相並びに周波数におい
て再調整する。磁気媒体に必要なスペースを最小にする
ために、同期情報の物理的な長さは限定する必要があり
、これがためクロツクパルス発生器の再調整に必要な時
間をごく僅かとすることができる。従って、クロックパ
ルス発生器は位相並びに周波数を迅速に変えることがで
きるようにする必要がある。一方、実際のデータ情報の
内容は任意長であり、この場合、信号転換部はビットセ
ルの始めまたは中央に正確に発生せず、これらの信号転
換部は公称瞬時に対して１／４ビットセルまで変位する
ことがあり、この変位が或るビットセルからの他のビッ
トセルまで変化することもある。

このような後者の差は特に情報内容によって求めること
ができる。これらの差は、多数の連続ビットセルを平均
化した際に、これらが互に補償し合い、すなわちビット
セルの平均長さがほぼ一定となるようにする。これらの
差にも拘らず、情報を正しく謙出すことのできるように
するためには、サンプル周波数を適切に一定にする必要
があり、例えば駆動速度の変動に対する適合性をゆっく
り行えるようにする。この際クロックパルス発生器の周
波数は原則として安定化させる必要がある。従って、つ
ぎの２つの要求の間には矛循が存在する。すなわち、｛
ａ｝ 同期操作中はクロックパルス発生器の周波数／位
相を迅速に適合させる必要がある。

【ｂー データ情報の読取り中は原則として周波数を一
定とする必要がある。

本発明の目的は、同期操作中に調整に必要な時間をごく
短時間とするも、つぎのデータ情報の読取り期間中にビ
ットセル周波数を専ら長期にわたり変化させるようにし
た前述した種類のクロックパルス発生器同期用装置を提
供せんとするにある。

本発明は、冒頭にて述べた種類のクロックパルス発生器
同期用装置において、該装置がさらに；前記制御クロッ
クパルス列が前記外部媒体からの受信信号と各自上同期
するか、否かを決定し、かつそのことを示す同期信号を
供給するテスト回路手段；及びｔｌ｝ 前記同期信号が
前記制御クロックパルス列を前記外部媒体からの受信信
号との間における公称同期外れを示す場合に、前記クロ
ック抽出手段が、１／２ビットセル間隔で信号転換部に
出くわす議取りクロックパルス列を発生し、該読取りク
ロックバルス列を前記位相比較手段の第１入力端子に結
合させ、前記発振手段が公称ビットセル周波数の２倍の
制御クロックパルス列を発生し、該制御クロックパルス
列を前記位相比較手段の第２入力端子に結合させ、かつ
前記低域通過フィルターを第１遮断周波数に調整せしめ
るように前記装置を第１状態に設定し；かつ■ 前記同
期信号が、前記制御クロックパルス列と前記外部媒体か
らの受信信号が各自上同期することを示す場合に、前記
クロック抽出手段が１ビットセル間隔で信号転換部に出
くわす読取りクロックパルス列を発生し、該読取りクロ
ックパルス列を前記位相比較手段の第１入力端子に結合
させ、前記発振手段が公称ビットセル周波数で制御クロ
ックパルス列を発生し、該制御クロックパルス列を前記
位相比較手段の第２入力端子に結合させ、かつ前記低域
通過フィルターを前記第１遮断周波数より低い第２遮断
周波数に調整せしめるように前記装置を第２状態に設定
する；スイッチング手段；を具えるようにしたことを特
徴とする。

上述した斯種の装置における同期操作の期間中は、その
都度位相差を表示させるために、位相比較器の出力端子
に信号を２倍の速度にて発生させる。

従って、低域通過フィルターの遮断周波数は高くするこ
とができ、また、例えば電圧制御発振器回路を制御する
ために、高度に平滑化した出力信号を供給し続けること
ができる。従って、同期操作が加速され、また、同期状
態においては低域通過フィルターの遮断周波数が低いこ
とと、位相比較回数が少ないこととにより、発振器での
周波数変動はごくゆっくりしか起り得なくなる。同期操
作の期間中、外部媒体から受信される信号の信号転換部
の制御下で直接形成されたものではない読取りクロック
パルス列のェレメントは、必ずしも正確に有効ビットセ
ルの１／２遅れて到達させる必要はない。最も重要なこ
とは位相比較信号を頻繁に発生させることである。これ
がため、本発明の好適な実施に当っては、前記発振手段
がビットセル周波数の２倍よりも高い公称周波数を有す
る第２制御クロックパルス列も供給し、かつ前記クロッ
ク抽出手段が前記第２制御クロックパルス列を受信する
クロックパルス入力端子を具え、前記クロック抽出手段
が、前記第２制御クロックパルス列と前記外部媒体から
受信した信号とから該外部媒体からの受信信号に対して
遅延される読取りクロツクパルス列のェレメントを形成
するようにも機能するようにする。前者のクロックパル
ス列の周波数がビットセル周波数の２倍からずれている
場合には、斯くして発生させた議取りクロックパルスが
互いに正確に１／２ビットセルずれて位置することはな
い。しかし、同期操作が進むにつれ、制御クロックパル
ス列の周波数がビットセル周波数と良好に同期するよう
になると、斯る不正確性は縮小する。同期操作は斯る不
正確性によっては殆ど遅延されない。本発明のさらに好
適な実施に当っては、前記クロック抽出手段がカウンタ
ーを具え、該カウンターが：前記外部媒体からの受信信
号の信号転換部によって制御されるべく綾続されて前記
カウンターの出発位置を強制するセット入力端子と；前
記第２クロックパルス列を計数すべ〈接続した計数入力
端子と；予定した最大計数位置に達する前には前記読取
りクロツクパルス列からの第１信号を供給すると共に前
記最大計数位置に達してからは前記論取りクロックパル
ス列からの第２信号を供給する出力端子と；前記装置が
前記第２状態にある際には常に前記予定最大計数位置に
達した後には前記カウンターの計数操作を禁止する阻止
手段；とを有するようにする。

計数位置間の差が、例えばビットセルの長さの１′４に
相当し、かつ、位相比較手段がその都度議取りクロック
パルス列のェレメントの終了時点をクロックパルス発生
器からの制御クロックパルスと比較する場合には、斯る
後者の信号を情報信号の処理期間中サンプル信号として
利用し、このサンプル信号により外部媒体からの受信信
号のインターロゲーティング（間合わせ）又はサンプリ
ングを制御することができる。

装置の低域通過フィルターをＲＣ−フィルターによって
形成する場合には、この低域通過フィルターの遮断周波
数を、追加の抵抗器をＯＮ／ＯＦＦして切換えることに
よって切換えるのが好適である。

このようにすれば、遮断周波数は容易に変化させること
ができる。前記ＯＮ／ＯＦＦの切換えは追加の抵抗器に
直列に接続する光学的な結合器によって行うことができ
る。このようにすれば上記抵抗器は導電結線しなし、で
も簡単に切換えることができる。或いはまた、上記光学
的な結合器の代りに電界効果トランジスタを有利に用い
ることもできる。図面につき本発明を説明する。

第１図は外部記録媒体（以後単に媒体とも称する）にお
ける情報信号の態様を示したもので、第１図ａは記憶情
報をビット列形態にて示したものであり、第１図ｂは上
記記憶情報がディジタル処理用のユーザに利用し得る形
態、従って読取り素子の出力にて実際に利用し得る形態
に記録される２価信号のパターンを示したものである。

斯かる２価信号は、例えば磁気記録においては磁化ベク
トルとすることができ、光学記録では反射面の光学特性
とすることができる。 これがため、斯種読取り素子で
は如何なる積分および微分作用をも既に考慮している。
第１図ｂにおける縦の破線はビットセルの境界を示す。
従って、各ビットセルはデータビットを包含している。
論理“１”はビットセルの冒頭（女台点）における信号
転換部（以後単に「転換部」とも称する）によって与え
られる。論理“０”はビットセルの中央における転換部
によって与えられる。しかし、“０”の直ぐ後に“１”
が続く場合、この“１”の転換部は省かれる。第１図の
ｃはｂにおける信号に対する最適サンプリング瞬時を示
す。このような設定により、最適サンプリング瞬時と実
際のサンプリング瞬時との間には、誤差を発生すること
なく、±１／４ビットセルの相対変位が発生し得る。こ
れに対し、公称転換瞬時に対して誤差を発生することな
く、±１／４ビットセル分だけ転換部を変位させること
もできる。同様に、つぎの特性を共に有しているコード
（規約）も存在する。すなわち、｛ａ）関連する情報値
を検出するのに原則としてビットセル当り、２度のサン
プリングで十分である。‘ｂ｝ 信号転換部がビットセ
ルの冒頭並びにビットセルの中央部に発生し得る。

‘ｃー ２個連続する転換部の間の時間間隔が、上述し
た例では例えば２ビットセル期間の最大値に限定される
。

斯種のコードは、データ情報を再生するのに１ビットセ
ル当り１度のサンプリングを行うだけで十分な場合にも
存在する。

第２図は本発明による同期装置の一例を示すブロック線
図であり、この装置は議取りヘッド１、パルス整形回路
５、クロツクパルス発生回路９、クロックパルス制御回
路７、シフトレジスタ１９、セット／リセツトフリツプ
フロツプ２、テスト回路２１および並列スイッチ２５を
具えている。

パルス整形回路５は増幅器３１、データＤフリップフロ
ツプ３３、インバータ３７，４３、２個のカウンター３
５，３９および論理ＮＡＮＤ−ゲート４１を具えている
。

クロックパルス発生器９は位相比較器１１、低域通過フ
ィルター１３、電圧制御発振器１５およびカウンター付
きデコーダー１７を具えている。

クロックパルス制御回路７は２個の論理ＮＡＮＤゲート
５１，５３およびインバータ５５を具えている。第２図
の回路では素子１を磁気媒体、例えば所謂フロッピイー
デイスク用の読取りヘッドとして図示しており、斯るデ
ィスクは読取りへッド‘こ沿って機械的に駆動させるこ
とができる。

磁気媒体は図面の簡略化のために省いてある。読取りヘ
ッドを調整したり、この読取りヘッドを斯種フロッピィ
ーディスクの所定のトラックに調整したりする装置は本
発明の要部ではない。本例では各ビットセルの時間間隔
が名目上２仏秒に相当するものとする。ライン３０を介
して読取にヘッド１から到来する信号は増幅器３１を経
てフリツプフロツプ３３のＤ入力端子に供給される。

増幅器３１では信号を適当に増幅し、かつ、制限して、
これらの信号がタイプＳＮ７４７４のモジュール３３に
対して正しい値となるようにする。クロツク入力端子Ｃ
Ｋはクロックパルス発生回路９からのクロツクパルスを
受信する。後述するように、パルス整形回路５はクロッ
クパルス発生器９から受信したクロツクパルス列ＣＬも
こよってラインＤＡに同期されたデータ信号を発生する
。パルス整形回路５はさらに、ラインＤＣに読取りクロ
ックパルス列も発生するため、この回路はクロック抽出
装置としても作用する。上記ラインＤＣはクロックパル
ス発生回路９の位相比較器１１の一方の入力端子に断続
する。位相比較器１１の他方の入力端子はラインＣＰに
接続して、クロツクパルス制御回路７からの制御クロッ
クパルス列を受信する。このクロックパルス列はクロッ
クパルス発生回路９の出力信号、すなわち、信号ＤＳか
ら取出す。位相比較器１１の出力端子は切換自在の遮断
周波数を有している低域通過フィルター１３を介して公
称出力周波数がｌａＹ世の電圧制御発振器１５の入力端
子に接続する。

従って、発振器１５の出力ラインには、既に述べたよう
に公称値が５００ｋ比のビットセル周波数の多数倍に相
当する周波数の（第２）制御クロックパルス列ＣＬが発
生する。クロックパルス列ＣＬは整形回路５およびカウ
ンター付きデコーダー１７に供給され、上記パルス列Ｃ
Ｌは接続線（図示せず）を介して外部に出力させること
もできる。素子１７では受信したパルス列を１／１６に
分周し、デコーディング段はその都度ＩＭＨｚの循環周
波数で相対的に移送させた多数のクロック信号を発生さ
せるようにする。この際種々のクロックパルス列が発生
するが、図面ではデータサンプル信号に対する出力ＤＳ
を図示してあるだけである。従って、この信号の循環周
波数は公称ビットセル周波数の２倍に相当する。データ
サンプル信号は先ずセット／リセットフリップフロッブ
２のリセット入力端子Ｒに供給する。

このフリツプフロツプのセット入力端子Ｓはデータ信号
ＤＡを受信する。後述するように、データ信号ＤＡはそ
の発生の度毎に僅か短期間発生するだけである。

従って、フリツプフロツプ２はバッファとして作用する
。信号ＤＳが現われると同時にフリップフロップ２はそ
の都度リセットされ、このフリップフロップに含まれて
いた情報は、シフトレジスター１９の最初の段に送給さ
れる。さらに後述するように、データサンプル信号ＤＳ
はビットセルの最初の１／４の時点と３／４の時点の終
りの各直前に同期状態で発生する。

これがため、最大許容変位の場合でもビットセルの冒頭
および中央にて発生するデータの信号転換部はすべて正
確に検出される。媒体に記憶させたセクターの冒頭にお
ける同期情報は、有利な統一化をもって予定した数のバ
イト（各バイトは１６隻数の値ＦＦ（１１１１１１１１
）を有する）で開始させるため、この部分において信号
転換部の数は最大となる。

ついで、情報を含んでいる許容コードワ−ドの何れにも
関連しない特定パターンの信号転換部が磁化媒体中に存
在する。この特定パターンはつぎの実際のデータ情報と
は明瞭に区別することができる。上記パターンは、例え
ば０１００１０００１００１０００１のようなものであ
り、ここに各“１”は媒体の２価状態における転換部を
意味し、これがため、これは第１図につき述べたデータ
のコード化とは相違する。同期情報にはその都度データ
信号転換部が発生し、従って、データ信号ＤＡも１ビッ
トセルの時間間隔でその都度発生する。データサンプル
信号ＤＳの周波数はビットセル周波数の２倍のため、シ
フトレジスター１９の各段は情報‘‘０’’と“１’’
を交互に受信する。シフトレジスター１９の最初の段の
出力端子は前記同期情報を検出するのに適用するテスト
回路２１に接続する。上記テスト回路２１には小形のラ
ンダムアクセス読取り／書込みメモリを設けるのが好適
であり、このメモリのデータ出力端子は４ビットートリ
ガ回路（図示せず）の入力端子に薮続する。

このトリガ回路の出力によって上記〆モリのアドレス信
号の一部を形成する。アドレス信号の他の部分は受信し
たデータ信号によって形成する。トリガ回路を入力端子
ＲＥＳの信号によって０セットする場合には、メモリの
アドレス０１こて始動させる。最初のデータビット、従
って、最終アドレス位置が正しければ、メモリはつぎの
アドレスを示すワードを出力し、斯るアドレスにてつぎ
のデータビットが試験される。シーケンス中の１個のデ
ータビットが正しくない場合、メモリはメモリの開始ア
ドレスを再び出力するアドレスを得ようとする。すべて
のデータビットが正しい場合、メモリは最終アドレスに
て停止、すなわち、最終アドレスの内容は最終アドレス
でもあり、同時に、このアドレスラインにだけ“１”が
メモリの別の出力端子Ｓに現われる。この場合に、議取
り／書込みメモリ以外の或る種のシーケンス回路を設け
こともできるテスト回路２１が終了状態となる。この終
了状態は入力端子ＲＥＳに現われるリセット信号の制御
下でのみ消去される。斯るリセット信号は情報セクター
の謙取りを制御する各順次の読取り制御信号から取出す
ことができる。上記終了状態には素子２１が出力ライン
Ｓに‘‘１”信号を供給する。この信号は同期がとれた
ことを示す。テスト回路２１は後述するように、パルス
整形回路５、クロックパルス制御回路７および低域通過
フィルター１３も制御する。シフトレジスター１９の各
２段目の出力端子はスイッチング装置（並列スイッチ）
２５の入力端子に接続する。

スイッチング２５はライン２７の信号によって制御する
。このライン２７の信号はカウンター１００の出力信号
によって簡単に形成され、斯るカウンターは計数容量が
１６で、しかもこのカウンターは信号ＤＳ（またはこの
信号に対して僅かに移相された素子１７からの同様な信
号）によってクロツクされる。カウンター１００は開始
ぐマーク”）パターンの終りに現われる信号Ｓによって
ヱネィブル（計数可能）となる。ついで、カウンター１
００の出力桁上げ信号が後続する各８−ビットワードの
終了時に正確に発生する。従って、情報はシフトレジス
ター１９の該当する出力端子から母線２９に供給される
。

８ービットワードの場合、シフトレジスター１９はデー
タサンプル信号ＤＳが２倍のサンプル周波数であること
からして丁度２倍の段数（１６）を具えている。

記録キャリャにおけるデ−タワードの最初のビットセル
の冒頭にてサンプルした情報がシフトレジスター１９の
最終段に丁度到達したような時点にライン２７に制御信
号が現われる場合、出力母線２９に並列に現われる信号
は、記録坦体から謎取った完全なデータワードを表わす
。第３図はパルス整形回路５に発生する幾つかの信号波
形を示す。

この第３図の第１番目のラインは図示の如く連続するク
ロックパルス列ＣＬを示す。第２番目のラインは増幅器
３１によって供給される信号を示す。タイプＳＮ７４７
４とするフリップフロップ３３は、増幅器３１からの信
号の到来後における信号ＣＬの最初の正に向う緑部によ
ってセットされる。第３図の第３番目のラインはフリッ
プフロップ３３の反転出力Ｑに現われる信号ＤＡを示す
。データ信号ＤＡは素子２および５１に供給される。上
記デ−夕信号ＤＡはパルス整形回路そのもののタイプ７
４１６３の１６ーカウンター３５の同期リセット入力端
子Ｒにも供給される。データ信号ＤＡはさらに同じくタ
イプ７４１６３の第２の１６ーカウンター３９の同期リ
セット入力端子ＬＤにも供給される。上記カウンター３
９には信号“８”を表わす情報を受信する入力端子も設
ける。信号ＣＬのつぎの正に向う縁部はカウンター３５
を０位置にセットしい カウンター３９を第３図の４番
目のラインに縦のストロークによって示す位置“８”に
セットする。

従って、カウンター３５の桁上げ出力端子Ｃａにおける
信号が変化するため、斯る出力端子に接続されるィンバ
ータ３７を介してカウンター３５の入力端子Ｅがェネイ
ルとなり、このカウンター３５は計数クロック入力端子
ＣＫにおけるクロックパルスＣＬに応答して０位置から
計数し始め、カウンターの最高計数位置１５に達するま
で計数し続け、この最高計数位置にて桁上げ出力端子Ｃ
ａの信号を再び変化させ、インバータ３７を介してカウ
ンター３５がさらに計数するのを禁止させる。桁上げ出
力端子Ｃａからの信号はＤ−フリップフロップ３３のリ
セット入力端子Ｒにも供給して、このフリツプフロツプ
をリセットさせると共に、このリセット状態をカウンタ
ー３５の計数動作の間維持させる。

カウンター３５の計数期間は読取り信号のパルス持続時
間よりも長いため、読取り信号パルスが多数検出される
ことはない。従って、Ｄーフリツプフロツプ３３はクロ
ツクパルスＣＬのクロツク期間中のみセットされるだけ
であり、データ信号ＤＡはそれ相当に短くなる。既に述
べたように、データ信号ＤＡの負のパルスの終りにカウ
ンター３９は、第３図の４番目のラインに示すように、
位置“８”にセットされる。ラインＳにおけるスイッチ
ング信号は、同期操作の期間中低レベルであるため、Ｎ
ＡＮＤ−ゲ−ト４１はその出力端子に常に高レベルの信
号を発生し、この信号はカウンター３９の計数可能入力
端子Ｅに供給され、従って、このカウンターは計数クロ
ック入力端子ＣＫ‘こ供給される信号ＣＬのパルスを連
続的に計数する。カウンター３９はその最高計数位置１
５にて桁上げ出力端子Ｃａに信号を発生し、この信号は
負パルスとしてィンバータ４３を介してラインＤＣに議
取りクロツクパルス列として出力される。クロックパル
ス制御回路７は２個交差結合させたＮＡＮＤ素子５１お
よび５３と論理素子５３の出力端子に接続されるィンバ
ータ５５とを具えている。

ラインＳにおけるスイッチング信号は非同期状態では低
レベルであるため、ＮＡＮＤ素子５１の出力端子には常
に高レベルの信号が発生し、従って、ラインＤＳを経て
ＮＡＮＤ−素子５３に供給されるデータサンプル信号は
、第３図の最後の２つのラインから明らかなように、論
取りクロツクパルス列として、殆ど変形されることなく
、ィンバータ５５の出力端子からのラインＣＰに現われ
るようになる。同期操作の開始時における第２図のクロ
ックパルス発生器９の該当する位置に応じたデータサン
プル信号ＤＳの時間的に任意の状態に対し、第２図の位
相比較器１１に供給される２つの信号ＤＣとＣＰとの間
には位相変位（移相）△？が生じ、この位相差によって
位相比較器１１の出力端子、従って、低域通過フィルタ
ー１３の出力端子には電圧制御発振器１５の周波数を高
めて、位相差を低減させるような制御信号が発生する。
信号ＤＣおよびＣＰは常に位相比較器に対を成して供給
する必要があり、また、信号ＣＰは周波数がビットセル
周波数の２倍のデータサンプル信号ＤＳから取出すため
、第２図のカウンター３９はビットセル毎に２度循環さ
せる必要があり、従って、例えば４ビットーデュアルカ
ゥンター形式の１６−カウンターを用いる場合には、ク
ロツクパルスＣＬの周波数をビットセル周波数３２倍と
する必要がある。従って、同期操作の期間中には位相比
較が各ビットセルの期間中に２度行われ、第３図に示す
信号ＤＣ，ＤＳおよびＣＰの内の２つのパルスの間隔は
、首尾よく同期する以前においては、記録担体の瞬時速
度によって決まるビットセル周波数、すなわち、増幅器
３１によって供給される信号の時間間隔いかんによるの
ではなく、電圧制御発振器１５の瞬間周波数にのみ依存
するようになる。

・しかし、移相、従って位相比較器の補正信号はほぼ同
一のままである。この位相比較器１１の出力信号が速か
に連続したものとなるため、低域通過フィルター１３の
遮断周波数は高くなり、従って、電圧制御発振器１５は
位相比較器１１の出力信号に迅速に応答でき、同期操作
は素早く行われるようになる。第４図は遮断周波数が切
換自在の低域通過フィルターの一例を示す回路図であり
、この回路は２個のトランジスタＴ１，Ｔ２と、抵抗Ｒ
１（４３０００）と、抵抗Ｒ２（２２０００）と、抵抗
Ｒ３（３３０００）と、コンデンサＣ１（５６倣Ｆ）と
、コンデンサＣ２（１８Ｆ）と、スイッチＯＣと、大き
さが臨界的でない抵抗Ｒ４，Ｒ５，Ｒ６およびコンデン
サＣ３とを具えている。

この二次低域通過フィルターではトランジスタＴ１，Ｔ
２をダーリントン増幅器として接続する。この場合には
電流利得が低いため、トランジスタＴ２のベース電流に
よる抵抗ＲＩ間の電圧降下は比較的低い値に留まる。ト
ランジスタＴＩのヱミツタは、抵抗Ｒ６と、これに並列
のコンデンサＣ３とから成り、しかも時定数の高いＲＣ
回路網を介してＯＶに後続し、良好な動作点を設定する
ようにする。トランジスタＴＩおよびＴ２のコレクタは
直列に接続した２個の抵抗Ｒ４とＲ５とを介して動作電
圧に接続し、電圧制御発振器の制御入力端子に接続する
上記２つの抵抗の接続点における電圧レベルを発振器の
制御に最適となるように調整する。フィルターの遮断周
波数はトランジスタＴ２のコレクタとべ‐スとの間、ま
たはこのトランジスタのベース１′−ド‘こ接続される
抵抗ＲＩ〜３およびコンデンサＣＩ，Ｃ２の値によって
定まる。

遮断周波数は上記各素子の値が小さくなるにつれて高く
なる。抵抗ＲＩに抵抗Ｒ２をスイッチング装置ＯＣによ
り接続すると、遮断周波数は一層高くなる。スイッチン
グ装置ＯＣはラインＳにおけるスイッチング信号によっ
て動作させるが、これは無電位スイッチング用の光学的
な結合器で実現することもできる。このような結合器と
しては、例えばテキサス ィンストゥルメント社製のシ
リーズＴＩＬｌ０２〜ＴＩＬｌＯ９から適当なモジュー
ルを選定することができる。抵抗ＲＩとスイッチング装
置ＯＣとの接続点は、同期操作の期間中、位相比較器１
１の出力信号を順次迅速に受信し、また、スイッチング
装置ＯＣのスイッチは閉成され、抵抗Ｒ２が抵抗ＲＩに
並列に接続されて、高い遮断周波数が得られる。首尾良
く同期した後にはスイッチング装置ＣＣのスイッチが開
放し、低域通過フィルターの遮断周波数は本来の低い値
に低下するため、抵抗Ｒ４とＲ５との接続点に現われる
このフィルターの出力信号の変動には単にゆっくり追従
するだけとなる。第２図のカウンター３９を各データ信
号に対して位置“８”、すなわち、最大位置の半分にセ
ットすると共に、このカウンターの循環時間を同期状態
におけるビットセルの長さの半分に相当する時間とする
ため、読取りクロックパルス列の信号はデータ信号の後
に１／４ビットセルの長さでラインＤＣに現われる。

しかし、第２図のクロック発生器９は前述したように、
同期状態において読取りクロツクパルス打皿Ｃおよび制
御クロツクパルス列ＣＰ、従ってデータサンプル信号Ｄ
Ｓが同時に発生するように動作するため、データサンプ
ル信号ＤＳは、ビットセルの始めと中央部の後のほぼ１
′４ビットセル長の個所に現われる。第２図のカウンタ
ー３９を各データ信号に対して位置“８”にセットする
ことは、データサンプル信号ＤＳの周波数とビットセル
周波数との間に依然として差がある場合の同期操作の期
間中にのみ効果がある。

しかし、同期状態には第５図につき述べるような別の処
置が探られる。第５図の最初のラインは基準信号として
のデータサンプル信号ＤＳを示す。この信号はビットセ
ルの始点、または中央部に対して１′４ビットセルにわ
たって変位されるため、データ信号の公称開始瞬時はデ
ータサンプル信号の２個のパルス間の中心に位置し、こ
の点を小さな垂直矢印にて示してある。さらに、同期状
態にはラインＳにおけるスイッチング信号のレベルが高
くなるため、第２図のカウンター３９がその最大計数位
置に達し、桁上げ出力端子Ｃａに高レベルの信号を発生
すると、ＮＡＮＤ素子４１の出力は低レベルとなり、従
って、カウンター３９の計数可能入力端子Ｅがブロック
されるため、斯る最大計数位置が維持され、新規のデー
タＤＡが現われるまではラインＤＣにおける読取りクロ
ックパルス列の信号は低レベルのままとなる。さらに、
ラインＳにおける高レベルの信号のために、第２図の交
差接続した２個のＮＡＮＤ素子５１および５３はフリッ
プフロップとして動作し、これはラインＤＡまたはＤＳ
における負パルスに応答して対応する状態に切換えられ
、この状態は関連する負パルスの終了後も他の負パルス
が他のラインに到来するまで維持される。即ち、信号Ｓ
は同期状態の期間中は高レベルであり、ラインＤＡ及び
ＤＳにおける信号も高レベルであるが、ラインＤＡ及び
ＤＳには負パルスを現われたりし、従ってラインＤＡ及
びＤＳの信号が高レベルの信号の場合には上記フリップ
フロップは定常状態にあるが、ラインＤＳの信号が負パ
ルスの場合にはＮＡＮＤーゲート５３の出力が常に高レ
ベルとなり、その瞬時までＮＡＮＤ−ゲート５３の出力
が低レベルにあった場合にはフリップフロップの状態は
切り換る。しかし、ＮＡＮＤ−ゲート５３が高レベルに
あった場合にはフリップフロップの状態は何等変化しな
い。このことはＮＡＮＤ−ゲート５１についても云える
ことであり、このようにして、ラインＤＡ及びＤＳの信
号号の何れかによってフリップフロップの状態は一方の
状態から他方の状態へと変化する。第５図のセクション
ａでは、データビットの始点が公称瞬時の少し前に位置
して、フリツプフロップ３３がクロックパルスＣＬのつ
ぎの正の信号に応答して切り換わり、ラインＤＡに負の
データ信号パルスを発生するようになるものとする。

斯る信号に応答して、ＮＡＮＤ素子５１の出力が高レベ
ルとなるため、ＮＡＮＤ素子５３の出力は低レベルとな
り、制御クロックパルス打にＰの信号は第６図ａに示す
ように高レベルとなる。クロックパルスＣＬのつぎの正
に向う緑部に応答して、カウンター３９が位置“８”に
セットされるため、ＮＡＮＤ素子４１を介してカウンタ
ー３９の計数可能入力端子Ｅが動作可能となるためにク
ロックパルスＣＬはカウンター３９にて計数される。カ
ウンター３９の桁上げ出力端子Ｃａの信号レベルは低く
、ィンバータ４３の出力端子に現われる論取りクロック
パルス列皿Ｃの信号は第５図ａに示すように高レベルと
なる。カウンター３９は、それが最大計数位置に達し、
高レベルの信号が桁上げ出力端子Ｃａに再び現われるま
で計数し続け、上記縛しベルの信号はカウンター３９が
それ以上計数するのを阻止すると共に、議取りクロック
パルス列の信号を再びレベルの信号に切換える。

これと同時に、第５図ａから明らかなように、データサ
ンプル信号ＤＳの負パルスが開始するため、第２図のＮ
ＡＮＤ素子５３の出力は高レベルとなり、従って、制御
クロックパルス列ＣＰの信号は低レベルとなる。これが
ため、２つの信号ＤＣとＣＰの後縁間の位相差△Ｊは△
０＝０となるため、第２図の位相比較器１１は出力信号
を供給せず、電圧制御発振器１５は再調整されなくなる
。種々の原因により、データビットセルの女台点は、２
つのデータサンプル信号間の距離の半分の長さに相当す
るビットセル長の約１／４だけ公称瞬時から双方向に偏
位し得る。

第５図ｂでは、データビットの始点が先行して、データ
サンプル信号ＤＳの以前のパルスの終りにフリップフロ
ップが既にセットされ、従って第２図のフリップフロッ
プ（５１／５３）を再び切換えるデータ信号ＤＡが発生
し、かつ高レベルの制御クロツクパルス列ＣＰの信号が
発生するものとする。クロック信号ＣＬのつぎの正に向
う緑部に応答して、カウンター３９が再び位置“８”に
セットされるため、論取りクロックパルス列ＤＣの信号
は正となる。しかし、この場合にはカウンター３９がそ
の最大計数位置に達し、この際、読取りクロックパルス
列ＤＣの信号は再び低レベルとなり、これはデータサン
プル信号ＤＳのつぎのパルスが発生する以前の必要期間
継続し、斯るＤＳのつぎのパルスによって第２図のフリ
ツプフロップ（５１／５３）は元に戻り、制御クロック
パルス乳にＰの信号を再び低レベルにする。従って、２
つの信号ＤＣとＣＰの後緑間には依然処理し得る最大位
相△中ｍａｘが生ずる。この位相差によって位相比較器
１１の出力端子にはそれ相当の信号が単一信号として発
生するが、この信号は電圧制御発振器１５の周波数を殆
ど増大させない。その理由は、位相差を低減させるため
に低域通過フィルター１３の遮断周波数を低くし、また
、大抵の場合つぎのデータビットは公称瞬時に対して最
大期間にわたって変位されるからである。第５図ｃには
データビットが第２図の増幅器３１から上述したように
変位されたものを示してある。

第２図のフリップフロップ５１／５３はクロックパルス
ＣＬのつぎの綾部に応答して功換わり、制御クロックパ
ルス列の信号は高レベルとなるが、クロックパルスＣＬ
のつぎの縁部に応答して、データサンプル信号ＤＳの負
のパルスが予じめ発生するため、これにより第２図のフ
リップフロップは再び切換わり、制御クロックパルス列
の信号は低レベルとなる。これと同時にカウンター３９
は先ず位置“８”にセットされ、このカウン夕一はクロ
ックパルスＣＬの７個目のパルスの後にだけその最大計
数位置に達し、この際読取りクロックパルス列の信号は
再び低レベルとなる。この結果、位相差△？ｍａｘが最
大となるが、方向は反対となる。位相比較器１１は斯る
位相差に応じて信号を発生するが、この信号は単一信号
であり、また、フィルターの遮断周波数は低いため、斯
る位相比較器の出力信号が電圧制御発振器１５に及ぼす
影響はごく僅か、すなわち、周波数をごく僅かしか低減
させない。従って、同期操作の期間中には電圧制御発振
器１５の周波数および位相が遠かに適合されるが、公称
瞬時に対するデータビットの発生瞬時が例え大きくずれ
る場合でも、同期状態における周波数変動を僅かとする
ことができる。

【図面の簡単な説明】

第１図は媒体に存在する情報信号の態様を示す説明図、
第２図は本発明による装置の一例を示すブロック線図、
第３図は追加のデータクロック信号を発生させる説明の
ための信号波形図、第４図は低域通過フィルターの構成
を示す回路図、第５図は同期状態における位相制御を説
明するための信号波形図である。 １・・・・・・講取りヘッド、２・・・・・・セットノ
リセットフリップフロツプ、５・・・・・・パルス整形
回路、７・・・．・・クロツクパルス制御回路、９・・
…・クロックパルス発生回路、１１・・…・位相比較器
、１３・・・・・・低域通過フィルター、１５・・・・
・・電圧制御発振器、１７……カウンター付きデコーダ
ー、１９…・・・シフトレジスター、２１・・・・・・
テスト回路、２５…・・・並列スイッチ、２９・・・・
・・母線、３１・・・・・・増幅器、３３・・・…デー
タフリツプフロツプ、３５……１６−カウンター、３７
……インバ−夕、３９……１６−カウンター、４１・・
・・・・論理ＮＡＮＤゲート、４３・・・・・・インバ
ータ、５ １，５３・・・・・・ＮＡＮＤゲート、５５
・・・…イン／ゞータ、１００……力ウンタ−。 ＦＩＧ．Ｉ ＦＩＧ．３ ＦＩＧ．２ ＦＩＧ．４ ＦＩＧ．５

Claims (1)

1. 【特許請求の範囲】 １ 外部媒体から受信され、各目上接続時間が等しい多
   数の連続ビツトセルから成り、かつ予定した一定数の連
   続ビツトセルの各ビツトセル列に少なくとも１個の信号
   転換部を有している一連の２価信号でクロツクパルス発
   生器を同期させる装置にあつて、該装置が：制御入力端
   子と制御クロツク出力端子とを有し、前記制御入力端子
   における信号の影響下で制御クロツクパルス列を発生せ
   しめる発振手段と；読取りクロツク出力端子を有し、前
   記外部媒体から受信した信号から読取りクロツクパルス
   列を発生せしめるクロツク抽出手段と；前記制御クロツ
   クパルス列及び前記読取りクロツクパルス列を受信すべ
   く接続した第１入力端子及び第２入力端子と、前記両ク
   ロツクパルス列間の位相差を特徴付ける位相差信号を供
   給する出力端子とを有している位相比較手段と；前記位
   相差信号を受信し、かつ該位相差信号から前記発振手段
   の制御入力端子に結合される制御信号を形成すべく接続
   した低域通過フイルター；とを具えているクロツクパル
   ス発生器同期用装置において、該装置がさらに：前記制
   御クロツクパルス列が前記外部媒体からの受信信号と名
   目上同期するか、否かを決定し、かつそのことを示す同
   期信号を供給するテスト回路手段；及び（１）前記同期
   信号が前記制御クロツクパルス列と前記外部媒体からの
   受信信号との間における公称同期外れを示す場合に、前
   記クロツク抽出手段が、１／２ビツトセル間隔で信号転
   換部に出くわす読取りクロツクパルス列を発生し、該読
   取りクロツクパルス列を前記位相比較手段の第１入力端
   子に結合させ、前記発振手段が公称ビツトセル周波数の
   ２倍の制御クロツクパルス列を発生し、該制御クロツク
   パルス列を前記位相比較手段の第２入力端子に結合させ
   、かつ前記低域通過フイルターを第１遮断周波数に調整
   せしめるように前記装置を第１状態に設定し；かつ（２
   ）前記同期信号、前記制御クロツクパルス列と前記外部
   媒体からの受信信号が名目上同期することを示す場合に
   、前記クロツク抽出手段が１ビツトセル間隔で信号転換
   部に出くわす読出りクロツクパルス列を発生し、該読取
   りクロツクパルス列を前記位相比較手段の第１入力端子
   に結合させ、前記発振手段が公称ビツトセル周波数で制
   御クロツクパルス列を発生し、該制御クロツクパルス列
   を前記位相比較手段の第２入力端子に結合させ、かつ前
   記低域通過フイルターを前記第１遮断周波数より低い第
   ２遮断周波数に調整せしめるように前記装置を第２状態
   に設定する；スイツチング手段；を具えるようにしたこ
   とを特徴とするクロツクパルス発生器同期用装置。 ２ 前記発振手段がビツトセル周波数の２倍よりも高い
   公称周波数を有する第２制御クロツクパルス列も供給し
   、かつ前記クロツク抽出手段が前記第２制御クロツクパ
   ルス列を受信するクロツクパルス入力端子を具え、前記
   クロツク抽出手段が、前記第２制御クロツクパルス列と
   前記外部媒体から受信した信号とから該外部媒体からの
   受信信号に対して遅延される読取りクロツクパルス列の
   エレメントを形成するようにも機能するようにしたこと
   を特徴とする特許請求の範囲第１項に記載のクロツクパ
   ルス発生同期用装置。 ３ 前記クロツク抽出手段がカウンターを具え、該カウ
   ンターが：前記外部媒体からの受信信号の信号転換部に
   よつて制御されるべく接続されて前記カウンターの出発
   位置を強制するセツト入力端子と；前記第２クロツクパ
   ルス列を計数すべく接続した計数入力端子と；予定した
   最大計数位置に達する前には前記読取りクロツクパルス
   列からの第１信号を供給すると共に前記最大計数位置に
   達してからは前記読取りクロツクパルス列からの第２信
   号を供給する出力端子と；前記装置が前記第２状態にあ
   る際には常に前記予定最大計数位置に達した後には前記
   カウンターの計数操作を禁止する阻止手段；とを有する
   ようにしたことを特徴とする特許請求の範囲第２項に記
   載のクロツクパルス発生器同期用装置。