JPH0431445B2 - - Google Patents

Description

請求の範囲 １ アドレス可能な行および列に配列され、論理
データを含むために個々にプログラムできる複数
のメモリセルを有するプログラムマブルANDア
レイを形成する手段と； 入力信号を受け、それに対応するバツフアされ
た信号を発生する入力回路手段と； 前記バツフアされた信号に応答して、前記メモ
リセルの特定の行を質問し、前記プログラマブル
ANDアレイからそれに含まれているデータに対
応する信号を出力させる行ドライバ手段と； 前記プログラマブルANDアレイにより出力さ
れた信号を検出し、前記プログラマブルANDア
レイにより出力された信号の論理ORである対応
するデータ信号を発生するセンス手段と； 前記データ信号を受けて一時的に格納する信号
格納手段と； 出力端子手段と； 制御信号に応対し、前記出力端子手段へ、前記
センス手段により出力された前記データ信号か又
は前記格納手段に一時的に格納されているデータ
信号を結合させるように動作する、使用者により
プログラム可能なスイツチング手段と を備えるプログラマグル論理アレイ装置。 ２ 請求の範囲第１項記載のプログラマブル論理
アレイ装置であつて、前記入力回路手段はレベル
移動インバータ回路を含み、このレベル移動イン
バータ回路は、 第１の状態と第２の状態を有する電圧信号を受
けるための入力端子を形成する手段と； レベル移動インバータ段にして、電圧源と第１
の回路点の間に結合され、前記電圧信号に応答し
て、その電圧信号が前記第１の状態にある時の導
通状態と、前記電圧信号が前記第２の状態にある
時の非導通状態との間でスイツチング動作をする
第１のスイツチング素子と、この第１のスイツチ
ング素子を前記電圧源へ結合する抵抗性インピー
ダンス手段と、この抵抗性インピーダンス手段お
よび前記第１のスイツチング素子の間の接続点と
回路のアースとの間に結合される容量性インピー
ダンス手段と、第１の回路点と回路のアースの間
に結合され、前記電圧信号に応答して、その電圧
信号が前記第１の状態にある時の非導通状態と、
前記電圧信号が前記第２の状態にある時の導通状
態との間でスイツチング動作をする第２のスイツ
チング素子とを有するレベル移動インバータ段
と； インバータ回路出力端子を形成する手段と； 前記第１の回路点をそのインバータ回路出力端
子へ結合するバツフア手段と を備え、前記抵抗性インピーダンス手段は前記第
１のスイツチング素子の前記導通状態から前記非
導通状態へのスイツチングを助け、前記容量性イ
ンピーダンス手段は前記第１のスイツチング素子
が前記非導通状態から前記導通状態へスイツチン
グする時のそのスイツチング素子のスイツチング
の速さを向上させるプログラマブル論理アレイ装
置。 ３ 請求の範囲第２項記載のプログラマブル論理
アレイ装置であつて、前記第１のスイツチング素
子はＰチヤンネル電界効果トランジスタであり、
前記第２のスイツチング素子はＮチヤンネル電界
効果トランジスタであるプログラマブル論理アレ
イ装置。 ４ 請求の範囲第３項記載のプログラマブル論理
アレイ装置であつて、前記バツフア手段は、前記
第１の回路点を第２の回路点へ結合する第２のイ
ンバータ段を含むプログラマブル論理アレイ装
置。 ５ 請求の範囲第４項記載のプログラマブル論理
アレイ装置であつて、前記第２のインバータ段
が、前記第１の回路点における電圧レベルに応答
して、前記第２の回路点を前記電圧源へ結合さ
せ、または前記電圧源から前記第２の回路点を切
り離すように動作する第３のスイツチング素子
と、前記第１の回路点における電圧レベルに応答
して、前記第２の回路点を前記回路アースから切
り離し、または前記回路アースへ第２の回路点を
結合させるように動作する第４のスイツチング素
子とを有している、プログラマブル論理アレイ装
置。 ６ 請求の範囲第５項記載のプログラマブル論理
アレイ装置であつて、前記第３と第４のスイツチ
ング素子は逆の導電形の電界効果トランジスタで
あるプログラマブル論理アレイ装置。 ７ 請求の範囲第６項記載のプログラマブル論理
アレイ装置であつて、前記バツフア手段は、前記
第２の回路点を前記インバータ回路出力端子へ結
合する第３のインバータ段を含むプログラマブル
論理アレイ装置。 ８ 請求の範囲第１項記載のプログラマブル論理
アレイ装置であつて、前記行ドライバ手段は３状
態ドライバ回路を含み、この３状態ドライバ回路
は、 前記バツフアされた信号を受ける回路入力端子
と回路出力端子を形成する手段と； 前記回路入力端子へ与えられた第１の信号状態
のバツフアされた信号に応答して、前記回路出力
端子を第１の電圧の電位源へ接続するように動作
し、前記第１の電位源へ通常接続されている井戸
領域を有する第１の電界効果トランジスタ手段
と； 前記回路入力端子へ与えられた第２の信号状態
のバツフアされた信号に応答して、前記回路出力
端子を接地させる第２の電界効果トランジスタ手
段と； 動作モード信号に応答して、前記第１のトラン
ジスタ手段と前記第２のトランジスタ手段を選択
的にデイスエイブルにするゲート装置と； 第１の制御信号に応答して、前記第１のトラン
ジスタ手段の前記井戸領域を、前記第１の電圧よ
り十分に高い第２の電圧の第２の電位源へ結合す
るスイツチング装置と を備え、それにより前記回路出力端子は別の信号
源により前記第１の電圧より高い信号レベルへ駆
動できるプログラマブル論理アレイ装置。 ９ 請求の範囲第８項記載のプログラマブル論理
アレイ装置であつて、前記第１のトランジスタ手
段はＰチヤネル装置であり、前記第２のトランジ
スタ手段はＮチヤネル装置であり、前記ゲート装
置はインバータを含むとともに第２の制御信号に
応答するスイツチングトランジスタとを含み、そ
のインバータは前記バツフアされた信号を反転さ
せるように動作し、前記スイツチングトランジス
タは反転された信号を前記Ｐチヤネルトランジス
タのゲートへ結合するように動作し、前記ゲート
装置は、前記回路入力端子と前記Ｎチヤネルトラ
ンジスタのゲートの間に結合されて、第３の制御
信号と前記バツフアされた信号に応答するNOR
ゲートも含むプログラマブル論理アレイ装置。 １０ アドレス可能な行および列に配列され、論
理データを含むために個々にプログラムできる複
数のメモリセルを有するプログラマブルANDア
レイを形成する手段と； 入力信号を受け、それに対応するバツフアされ
た信号を発生する入力回路手段と； 前記バツフアされた信号に応答して、前記メモ
リセルの特定の行を質問し、前記プログラマブル
ANDアレイからそれに含まれているデータに対
応する信号を出力させる第１の行ドライバ手段
と； 前記プログラマブルANDアレイにより出力さ
れた信号を検出し、前記プログラマブルANDア
レイにより出力された信号の論理ORである対応
するデータ信号を発生するセンス手段と； 前記データ信号を受けて一時的に格納する信号
格納手段と； 出力端子手段と； 制御信号に応答し、前記出力端子手段へ、前記
センス手段により出力された前記データ信号か又
は前記格納手段に一時的に格納されているデータ
信号を結合させるように動作する、使用者により
プログラム可能なスイツチング手段と； 自己に入力された信号に応答して、前記メモリ
セルの別の特定の行を質問し、前記プログラマブ
ルANDアレイからそれに含まれているデータに
対応する別の信号を出力させる第２の行ドライバ
手段と； を備えるプログラマブル論理アレイ装置。 １１ 請求の範囲第１０項記載のプログラマブル
論理アレイ装置であつて、前記メモリセルは
EPROM技術を用いて形成されているプログラマ
ブル論理アレイ装置。 １２ 請求の範囲第１０項記載のプログラマブル
論理アレイ装置であつて、前記メモリセルは
EEPROM技術を用いて形成されているプログラ
マブル論理アレイ装置。 １３ 請求の範囲第１０項記載のプログラマブル
論理アレイ装置であつて、使用者によりプログラ
ム可能な前記スイツチング手段は、前記センス手
段により出力された前記データ信号か又は前記信
号格納手段に一時的に格納されているデータ信号
を前記第２の行ドライバ手段へ結合するようにも
動作できるプログラマブル論理アレイ装置。 １４ 請求の範囲第１３項記載のプログラマブル
論理アレイ装置であつて、使用者によりプログラ
ム可能な前記スイツチング手段は、前記センス手
段の出力、または前記第１の格納手段に格納され
ているデータを、前記出力端子手段へ接続する出
力マルチプレクサ装置を含むプログラマブル論理
アレイ装置。 １５ 請求の範囲第１４項記載のプログラマブル
論理アレイ装置であつて、使用者によりプログラ
ム可能な前記スイツチング手段は、前記センス手
段の出力、前記格納手段に一時的に格納されてい
るデータ、または前記出力端子手段に生じるデー
タを前記第２の行ドライバ手段へ結合するように
動作する帰還マルチプレクサ回路を含むプログラ
マブル論理アレイ装置。 １６ 請求の範囲第１５項記載のプログラマブル
論理アレイ装置であつて、前記入力回路手段はレ
ベル移動インバータ回路を含み、このレベル移動
インバータ回路は、 第１の状態と第２の状態を有する電圧信号を受
けるための入力端子を形成する手段と； レベル移動インバータ段にして、電圧源と第１
の回路点の間に結合され、前記電圧信号に応答し
て、その電圧信号が前記第１の状態にある時の導
通状態と、前記電圧信号が前記第２の状態にある
時の非導通状態との間でスイツチング動作をする
第１のスイツチング素子と、この第１のスイツチ
ング素子を前記電圧源へ結合する抵抗性インピー
ダンス手段と、この抵抗性インピーダンス手段お
よび前記第１のスイツチング素子の間の接続点と
回路のアースとの間に結合される容量性インピー
ダンス手段と、第１に回路点と回路のアースの間
に結合され、前記電圧信号に応答して、その電圧
信号が前記第１の状態にある時の非導通状態と、
前記電圧信号が前記第２の状態にある時の導通状
態との間でスイツチング動作をする第２のスイツ
チング素子とを有するレベル移動インバータ手段
と； インバータ回路出力端子を形成する手段と； 前記第１の回路点をそのインバータ回路出力端
子へ結合するバツフア手段と を備え、前記抵抗性インピーダンス手段は前記第
１のスイツチング素子の前記導通状態から前記非
導通状態へのスイツチングを助け、前記容量性イ
ンピーダンス手段は前記第１のスイツチング素子
が前記非導通状態から前記導通状態へスイツチン
グする時のそのスイツチング素子のスイツチング
の速さを向上させるプログラマブル論理アレイ装
置。 １７ 請求の範囲第１６項記載のプログラマブル
論理アレイ装置であつて、前記行ドライバ手段は
３状態ドライバ回路を含み、この３状態ドライバ
回路は、 前記バツフアされた信号を受ける回路入力端子
と回路出力端子を形成する手段と； 前記回路入力端子へ与えられた第１の信号状態
のバツフアされた信号に応答して、前記回路出力
端子を第１の電圧の電位源へ接続するように動作
し、前記第１の電位源へ通常接続されている井戸
領域を有する第１の電界効果トランジスタ手段
と； 前記回路入力端子へ与えられた第２の信号状態
のバツフアされた信号に応答して、前記回路出力
端子を接地させる第２の電界効果トランジスタ手
段と； 動作モード信号に応答して、前記第１のトラン
ジスタ手段と前記第２のトランジスタ手段を選択
的にデイスエイブルにするゲート装置と； 第１の制御信号に応答して、前記第１のトラン
ジスタ手段の前記井戸領域を、前記第１の電圧よ
り十分に高い第２の電圧の第２の電位源へ結合す
るスイツチング装置と を備え、それにより前記回路出力端子は別の信号
源により前記第１の電圧より高い信号レベルへ駆
動できるプログラマブル論理アレイ装置。 １８ アドレス可能な行および列に配列され、論
理データを含むために個々にプログラムできる複
数のメモリセルを有するプログラマブルANDア
レイを形成する手段と； 入力信号を受け、それに対応するバツフアされ
た信号を発生する入力回路手段と； 前記バツフアされた信号に応答して、前記メモ
リセルの特定の行を質問し、前記プログラマブル
ANDアレイからそれに含まれているデータに対
応する信号を出力させる第１の行ドライバ手段
と； 前記プログラマブルANDアレイにより出力さ
れた信号を検出し、前記プログラマブルANDア
レイにより出力された信号の論理ORである対応
するデータ信号を発生するセンス手段と； 前記データ信号を受けて一時的に格納する信号
格納手段と； 出力端子手段と； 制御信号に応答し、前記出力端子手段へ、前記
センス手段により出力された前記データ信号か又
は前記格納手段に一時的に格納されているデータ
信号を結合させるように動作する、使用者により
プログラム可能なスイツチング手段と； 自己に入力された信号に応答して、前記メモリ
セルの別の特定の行を質問し、前記プログラマブ
ルANDアレイからそれに含まれているデータに
対応する別の信号を出力させる第２の行ドライバ
手段と； 別の行ドライバ手段にして、自己に入力された
別の信号に応答して、前記メモリセルの別の特定
の行を質問し、前記プログラマブルANDアレイ
からそれに含まれているデータに対応する別のデ
ータ信号を前記センス手段へ出力させる別の行ド
ライバ手段と を備えるプログラマブル論理アレイ装置。 １９ アドレス可能な行および列に配列され、論
理データに含むために個々にプログラムできる複
数のメモリセルを有する第１のプログラマブル
ANDアレイを形成する手段と； 第１の入力信号を受け、それに対応する第１の
バツフアされた信号を発生する第１の入力回路手
段と； 前記第１のバツフアされた信号に応答して、前
記メモリセルの特定の行を質問し、前記第１のプ
ログラマブルANDアレイからそれに含まれてい
るデータに対応する信号を出力させる第１の行ド
ライバ手段と； 前記第１のプログラマブルANDアレイにより
出力された信号を検出し、前記第１のプログラマ
ブルANDアレイにより出力された信号の論理OR
である対応する第１のデータ信号を発生する第１
のセンス手段と； 前記第１のデータ信号を受けて一時的に格納す
る第１の信号格納手段と； 第１の出力端子手段と； 制御信号に対応し、前記第１の出力端子手段
へ、前記第１のセンス手段により出力された前記
第１のデータ信号か又は前記第１の格納手段に一
時的に格納されているデータ信号を結合させるよ
うに動作する、使用者によりプログラム可能な第
１のスイツチング手段と； アドレス可能な行および列に配列され、論理デ
ータを含むために個々にプログラムできる複数の
メモリセルを有する第２のプログラマブルAND
アレイを形成する手段と、 第２の入力信号を受け、その第２の入力信号に
対応する第２のバツフアされた信号を発生する第
２の入力回路手段と； 前記第２のバツフアされた信号に応答して、前
記第２のプログラマブルANDアレイのメモリセ
ルの第１の特定の行を質問し、前記第２のプログ
ラマブルANDアレイからそれに含まれているデ
ータに対応する信号を出力させる第２の行ドライ
バ手段と； 前記第２のプログラマブルANDアレイにより
出力された信号を検出し、前記第２のプログラマ
ブルANDアレイにより出力された信号の論理OR
である対応する第２のデータ信号を発生する第２
のセンス手段と； 前記第２のデータ信号を受けて一時的に格納す
る第２の信号格納手段と； 第２の出力端子手段と； 制御信号に応答し、前記第２の出力端子手段
へ、前記第２のデータ信号か又は前記第２の信号
格納手段の一時的に格納されているデータ信号を
結合するように動作する第２のスイツチング手段
とを備えるプログラマブル論理アレイ装置。 ２０ アドレス可能な行および列に配列され、論
理データを含むために個々にプログラムできる複
数のメモリセルを有する第１のプログラマブル
ANDアレイを形成する手段と； 第１の入力信号を受け、それに対応する第１の
バツフアされた信号を発生する第１の入力回路手
段と； 前記第１のバツフアされた信号に応答して、前
記メモリセルの特定の行を質問し、前記第１のプ
ログラマブルANDアレイからそれに含まれてい
るデータに対応する信号を出力させる第１の行ド
ライバ手段と； 前記第１のプログラマブルANDアレイにより
出力された信号を検出し、前記第１のプログラマ
ブルANDアレイにより出力された信号の論理OR
である対応する第１のデータ信号を発生する第１
のセンス手段と； 前記第１のデータ信号を受けて一時的に格納す
る第１の信号手段と； 第１の出力端子手段と； 制御信号に応答し、前記第１の出力端子手段
へ、前記第１のセンス手段により出力された前記
第１のデータ信号か又は前記第１の格納手段に一
時的に格納されているデータ信号を結合させるよ
うに動作する、使用者によりプログラム可能な第
１のスイツチング手段と； アドレス可能な行および列に配列され、論理デ
ータを含むために個々にプログラムできる複数の
メモリセルを有する第２のプログラマブルAND
アレイを形成する手段と； 第２の入力信号を受け、その第２の入力信号に
応答する第２のバツフアされた信号を発生する第
２の入力回路手段と； 前記第２のバツフアされた信号に応答して、前
記第２のプログラマブルANDアレイのメモリセ
ルの第１の特定の行を質問し、前記第２のプログ
ラマブルANDアレイからそれに含まれているデ
ータに対応する信号を出力させる第２の行ドライ
バ手段と； 前記第２のプログラマブルANDアレイにより
出力された信号を検出し、前記第２のプログラマ
ブルANDアレイにより出力された信号の論理OR
である対応する第２のデータ信号を発生する第２
のセンス手段と； 前記第２のデータ信号を受けて一時的に格納す
る第２の信号格納手段と； 第２の出力端子手段と； 制御信号に応答し、前記第２の出力端子手段
へ、前記第２のデータ信号か又は前記第２の信号
格納手段に一時的に格納されているデータ信号を
結合するように動作する第２のスイツチング手段
と； 自己に入力された信号に応答てし、前記第２の
プログラマブルANDアレイ中の前記メモリセル
の別の特定の行を質問し、前記第２のプログラマ
ブルANDアレイからそれに含まれているデータ
に対応する別のデータ信号を前記第２のセンス手
段へ出力させて、別のデータ信号を発生させるよ
うに動作する第３の行ドライバ手段と を備えるプログラマブル論理アレイ装置。 ２１ 請求の範囲第２０項記載のプログラマブル
論理アレイ装置であつて、使用者によりプログラ
ム可能な前記第１のスイツチング手段は、前記第
１のセンス手段により出力されたデータ信号か又
は前記第１の信号格納手段に一時的に格納されて
いるデータ信号を、前記第３の行ドライバ手段へ
結合するように動作するプログラマブル論理アレ
イ装置。 ２２ 請求の範囲第２１項記載のプログラマブル
論理アレイ装置であつて、使用者によりプログラ
ム可能な前記第１のスイツチング手段は、前記第
１のセンス手段の出力、または前記第１の格納手
段に一時的に格納されているデータ信号を、前記
第１の出力端子手段へ接続する出力マルチプレク
サ装置を含むプログラマブル論理アレイ装置。 ２３ 請求の範囲第２２項記載のプログラマブル
論理アレイ装置であつて、使用者によりプログラ
ム可能な前記第１のスイツチング手段は、前記第
１のセンス手段の出力、前記第１の信号格納手段
に一時的に格納されているデータ信号、または前
記第１の出力端子手段に現れるデータを、前記第
３の行ドライバ手段へ結合するように動作する帰
還マルチプレクサ回路を含むプログラマブル論理
アレイ装置。 ２４ 請求の範囲第２３項記載のプログラマブル
論理アレイ装置であつて、前記メモリセルは
EPROM技術を用いて形成されるプログラマブル
論理アレイ装置。 ２５ 請求の範囲第２４項記載のプログラマブル
論理アレイ装置であつて、前記メモリセルは
EEPROM技術を用いて形成されるプログラマブ
ル論理アレイ装置。 ２６ 請求の範囲第２３項記載のプログラマブル
論理アレイ装置であつて、前記入力回路手段はレ
ベル移動インバータ回路を含み、このレベル移動
インバータ回路は、 第１の状態と第２の状態を有する電圧信号を受
けるための入力端子を形成する手段と； レベル移動インバータ段にして、電圧源と第１
の回路点の間に結合され、前記電圧信号に応答し
て、その電圧信号が前記第１の状態にある時の導
通状態と、前記電圧信号が前記第２の状態にある
時の非導通状態との間でスイツチング動作をする
第１のスイツチング素子と、この第１のスイツチ
ング素子を前記電圧源に結合する抵抗性インピー
ダンス手段と、この抵抗性インピーダンス手段お
よび前記第１のスイツチング素子の間の接続点と
回路のアースとの間に結合される容量性のインピ
ーダンス手段と、前記第１の回路点と回路のアー
スの間に結合され、前記電圧信号に応答して、そ
の電圧信号が前記第１の状態にある時の非導通状
態と、前記電圧信号が前記第２の状態にある時の
導通状態との間でスイツチング動作をする第２の
スイツチング素子とを含むレベル移動インバータ
手段と； インバータ回路出力端子を形成する手段と； 前記第１の回路点をそのインバータ回路出力端
子へ結合するバツフア手段と を備え、前記抵抗性インピーダンス手段は前記第
１のスイツチング手段の前記導通状態から前記非
導通状態へのスイツチングを助け、前記容量性イ
ンピーダンス手段は前記第１のスイツチング素子
が前記非導通状態から前記導通状態へスイツチン
グする時のそのスイツチング素子のスイツチング
の速さを向上させるプログラマブル論理アレイ装
置。 ２７ 請求の範囲第２３項記載のプログラマブル
論理アレイ装置であつて、前記第１の行ドライバ
手段は３状態ドライバ回路を含み、この３状態ド
ライバ回路は、 前記バツフアされた信号を受ける回路入力端子
と回路出力端子を形成する手段と； 前記回路入力端子へ与えられた第１の信号状態
のバツフアされた信号に応答して、前記回路出力
端子を第１の電圧の電位源へ接続するように動作
し、前記第１の電位源へ通常接続されている井戸
領域を有する第１の電界効果トランジスタ手段
と； 前記回路入力端子へ与えられた第２の信号状態
のバツフアされた信号に応答して、前記回路出力
端子を接地させる第２の電界効果トランジスタ手
段と； 動作モード信号に応答して、前記第１のトラン
ジスタ手段と前記第２のトランジスタ手段を選択
的にデイスエイブルするゲート装置と； 第１の制御信号に応答して、前記第１のトラン
ジスタ手段の前記井戸領域を、前記第１の電圧よ
り十分に高い第２の電圧の第２の電位源へ結合す
るスイツチング装置と を備え、それにより前記回路出力端子は別の信号
源により前記第１の電圧より高い信号レベルへ駆
動できるプログラマブル論理アレイ装置。 発明の背景 発明の分野 本発明は全体としてプログラマブル論理アレイ
装置に関するものであり、更に詳しくいえば
CMOS、EPROMフローテイングゲート技術を用
いて作られた消去可能で、電気的にプログラム可
能な論理装置に関するものである。 技術および先行技術の説明 本発明の構成に使用される集積回路技術は
CMOSフローテイングゲート（CMOS・
EPROM）である。フローテイングゲート技術に
より、正常な動作電圧（０〜５ボルト）が加えら
れた時に、「プログラムされた」トランジスタが
開回路に似た動作を行なうように、ある種のトラ
ンジスタを「プログラミング」できる。それらの
トランジスタがプログラムされていない状態にお
いては、それらの同じトランジスタはそれのゲー
ト端子に５ボルトが加えられた時に導通し、ゲー
ト端子へ０ボルトが与えられた時には開回路とな
る。 過去においては、その技術の通常の用途は電気
的にプログラム可能な読出し専用メモリ
（EPROM）を製造することであつた。EPROM
技術におけるプログラム可能な素子は二層ポリシ
リコンMOSトランジスタである。プログラム可
能な素子のアレイをアクセスする回路を変えるこ
とによりプログラマブル論理アレイ（PLA）を
実現できる。従来の米国特許には次のものが含ま
れる。カーン（Kahng）第3500142号、フローマ
ン−ベンツコフスキー（Frohman−
Bentchkowsky）第3660819号、フローマン−ベ
ンツコフスキー（Frohman−Bentchkowsky）
第3728695号、フローマン−ベンツコフスキー
（Frohman−Bentchkowsky）第3744036号、フ
ローマン−ベンツコフスキー（Frohman−
Bentchkowsky）第3755721号、フローマン−ベ
ンツコフスキー（Frohman−Bentchkowsky）
第3825946号、シムコ（Simko）他の第3984822
号、ローストロー（Lohstroh）他の第4019197
号。 プログラマブル論理アレイおよびプログラマブ
ルアレイ論理（PAL）のような類似の回路素子
はかなり以前から存在している。たとえば、クロ
ーフオード（Crawford）他へ付与された米国特
許第3541543号、スペンサー・ジユニア
（Spenser、Jr.）へ付与された米国特許第3566153
号、プレーブステイング（Proebsting）へ付与さ
れた米国特許第3702985号、グリーア（Greer）
へ付与された米国特許第3816725号、グリーア
（Greer）へ付与された米国特許第3816725号、グ
リーア（Greer）へ付与された米国特許第
3849638号を参照されたい。最初に実現されたも
のはマスクプログラムされた。その一例は1968年
〜1970年の間にテキサス・インスツルメンツ
（Texas Instruments）により製造されたＰチヤ
ネルMOS装置である。 最近選択された技術はシグネチツクス
（Signetics）、モノリシツク・メモリーズ社
（Monolithic Memories、Inc.）、アドバンスド・
マイクロ・デバイセス（Advanced Micro
Devices）、ハリス・セミコンダクタ（Harris
Semiconductor）のような製造者およびその他の
製造者により行なわれたヒユーズ・プログラマブ
ル・バイポーラ技術であつた。 PLAおよびPALが複雑であるのは下記の理由
による。すなわち、 (a) 入力の数、 (b) ANDアレイにおける積項の数、 (c) ORアレイにおける和項の数、 (d) 記憶素子（フリツプフロツプ）の数、 (e) ORアレイ（またはフリツプフロツプ）の出
力端子からANDアレイへの帰還線の数、 (f) 出力端子の数。 発明の概要 本発明はロジツクの複雑さが、（２入力）
NANDゲートを約300個含んでいるようなもので
ある、電気的にプログラム可能な集積回路に関す
るものである。その集積回路の好適な例は
Altera EP300と名づけられ、入力と、出力およ
び帰還の多くの組合せを実現できるように、十分
な数の付加回路を有するプログラマブル論理アレ
イ（PLA）として全体として分類できる。 EP300は下記のような特性を有する。 (a) （オフチツプから）ANDアレイへの10入力、 (b) 74個の積項（Ｐ−項）、 (c) ８個の和項（それぞれ８項のＰ−項である固
定されたOR構造）、 (d) ８個のＤ型フリツプフロツプ (e) ８本の帰還線、 (f) ８個の出力端子。 上記に加えて、EP300にはいくつかの他の特徴
がある。それらの特徴を以下に掲げる。 (a) ANDアレイへの入力の１つ（ピン＃１）が
Ｄフリツプフロツプへのクロツクとしても機能
する。 (b) Ｐ−項は次のようにまとめられる： (1) ８個の固定されたOR／NORゲートに対し
てそれぞれ８個（64個のＰ−項）、 (2) ８個の対応する各出力ドライバの出力イネ
イブル（OE）のためにそれぞれ１個（８個
のＰ−項）、 (3) Ｄ−フリツプフロツプに対する非同期リセ
ツトのための１個のＰ−項、 (4) Ｄ−フリツプフロツプに対する同期セツト
のための１個のＰ−項、 (c) OR／NORゲートからの各和項は「能動−
高」または「能動−低」のいずれかにできる、 (d) Ｉ／Ｏピンは組合せデータ（能動−高、また
は、能動−低）またはＤフリツプフロツプから
の記録されたデータ（能動−高、または、能動
−低）のいずれかを出力できる、 (e) 帰還は次の３つのデータ源、すなわち、Ｉ／
Ｏピン、レジスタの出力端子、ORゲートの出
力端子の１つから行なうことができる、 (f) 出力データおよび帰還データの選択が、アー
キテクチヤ特徴選択部（Architectural
Feature Select Section）におけるEPROMト
ランジスタをプログラミングすることにより行
なわれる、 (g) 全てのプログラマブル素子のためにEPROM
トランジスタが用いられる。したがつて、この
装置は電気的にプログラム可能であり、かつ
UVで消去可能である。 EP300は74LSxxシリーズおよび最近は74HCと
74HCT（CMOS）シリーズのような標準的なフア
ミリー論理部品のための交換部品として使用する
ことを意図するものである。論理部品の代替とし
て、１個のEP300を４〜10個の標準的なフアミリ
ー論理部品と交換するのが典型的なものである。
そのような置き換えを行なう理由は次の通りであ
る： (a) 論理密度が高いこと（より狭いボード面積に
より多くの論理）、および (b) 少い装置電力 本発明の究極の目的はシステム全体のコストを
低減するために一層強力なシステムを製作するこ
とである。 EP300の典型的な用途はデコータ、比較器およ
びマルチプレクサのようなランダム論理交換およ
び状態マシンである。論理交換の用途はEP300の
組合せ特徴を使用し、状態マシンは記録された帰
還特徴を使用する。 本発明のそれらの特徴とその他の特徴および諸
利点は、添付のいくつかの図に示されている好適
な実施例についての以下の詳細な説明を読んだ後
で、当業者には明らかとなるであろう。 図面において 第１図はフローテイングゲート電界効果トラン
ジスタを概略的に表す線図、第２図は二層ポリシ
リコン電界効果トランジスタを横断面で代表的に
示す線図、第３図はMOS・Ｎチヤネル・スイツ
チング装置およびMOS・EPROMスイツチング
装置の回路図と論理記号および真理値表を絵画的
に比較する線図、第４図はEPROMスイツチング
素子を用いて作られたNORゲートの回路図と論
理記号および真理値表を示す線図、第５図は
EPROM・NORゲートのアレイを用いて積の和
発生器を構成した様子を示す回路図、第６図は排
他的ORゲートの論理記号表現であり、第６ａ図
はE²PROMセルを示す回路図、第７図はEP300
電気的にプログラマブル論理アレイの主な機能部
品を全体的に示す線図、第８Ａ図はEP300が読出
しモードで動作させられている時に利用される
（典型的なデータ経路のために）機能部品を示す
ブロツク図、第８Ｂ図は読出しモードで動作させ
られている時のEP300の主な機能部品およびそれ
らの機能部品の相互接続を示すEP300の一般化し
たブロツク図、第９図は第８Ａ，８Ｂ図の入力回
路を示す回路図、第１０図は第８Ａ，８Ｂ図の読
出し行ドライバを示す回路図、第１１図は第８
Ａ，８Ｂ図のANDアレイを示す回路図、第１２
図は第８Ａ，８Ｂ図のOR／NORゲートおよびセ
ンス増幅器を示す回路図、第１３図は第８Ａ，８
Ｂ図のＤフリツプフロツプを示す回路図、第１４
図は第８Ａ図のアーキテクチヤ制御回路の出力マ
ルチプレクサ部と第８Ｂ図のOMUX回路を示す
回路図、第１５図は第８Ａ図のアーキテクチヤ制
御回路の帰還マルチプレクサ部と第８Ｂ図の
FMUX回路を示す回路図、第１６図は第８Ａ図
のＩ／Ｏドライバを示す回路図、第１７図は
EP300がプログラムモードおよび検証モードで動
作させられている時に利用されている機能部品を
示すブロツク図、第１８図は第１７図のプログラ
ミング回路用の入力回路のHH検出部および
Misc、制御器を示す回路図、第１９図は第１７
図のプログラミング回路用の入力回路の三状態検
出部およびMisc.制御器を示す回路図ならびにそ
れの真理値表、第２０図は第１７図の行および列
NORデコーダを示す回路図、第２１図は第１７
図の列ドライバ、読出し回路および列パストラン
ジスタを示す回路図、第２２Ａ図は第１７図のプ
ログラミングのための列選択デコーダの列パスゲ
ートドライバ部を示す回路図、第２２Ｂ図は第１
７の行ドライバを示す回路図、第２３図は第１７
図のデータＩ／Ｏ回路を示す回路図、第２４図は
第１７図のアーキテクチヤ制御回路を示す回路図
である。 発明の説明 技術の説明 EP300を理解するためにはMOSフローテイン
グゲート技術を理解する必要がある。第１，２図
に示されている線図は二層ポリシリコントランジ
スタを示す。Ｎチヤネルトランジスタが代表的に
示されているが、基本的なメカニズムはＰ−チヤ
ネルトランジスタにも同様にあてはまる。 上に示す構造におけるフローテイングゲートが
最初はプログラムされていないと仮定すると、そ
のトランジスタは次のように機能する。あるしき
い値電圧（VT）より高い正の電圧が制御ゲート
へ与えられると、そのゲートの下側にチヤネルが
常に誘導される。そのチヤネルによりドレイン領
域とソース領域の間に電流が流れるようにされ
る。典型的なＮ−チヤネルフローテイングゲート
装置においては、VTは約1.5ボルトである。制御
ゲートへ与えられる信号は典型的には０ボルトと
５ボルトの間である。 トランジスタの実効しきい値は、電荷をフロー
テイングゲート上に捕えさせることにより変える
ことができる。高い電圧（典型的には21ボルト）
が制御ゲートとドレインへ与えられると、電子が
フローテイングゲートへ流される。その高い電圧
が除去されると、電荷はフローテイングゲート上
に捕えられたままであつて、実効しきい値電圧
を、正常な動作中に制御ゲートへ与えられる電圧
より高い値へ上昇させる。高い電圧の印加と、そ
の後のフローテイングゲート上への電荷捕獲はプ
ログラミングと呼ばれる。 上に示したトランジスタがプログラムされた後
で、制御ゲートへ５ボルト信号が与えられたとし
ても、ソースとドレインの間にチヤネルは作られ
ないからそれの間に電流は流れない。この二層ト
ランジスタはプログラム可能なスイツチと考える
ことができる。プログラムされていない状態にお
いては、制御ゲートへ０ボルトまたは５ボルトが
与えられるのに応じてこのスイツチは開き、およ
び閉じる。プログラムされた状態においては、制
御ゲートへ０ボルトまたは５ボルトが与えられる
かどうかとは無関係に、そのスイツチは常に開い
ている。正常な環境条件の下においては、電荷は
フローテイングゲート上に非常に長期間（10年以
上）捕えられたままである。この種の構造への典
型的な応用は、従来はEPROM（電気的にプログ
ラマブル読出し専用メモリ）を作ることであつ
た。 本発明においてはEPROMトランジスタが新規
なやり方で使用されて、その結果としてデジタル
論理を実現するのに適する構造が得られる。全体
的な構造を次に説明する。 EPROMトランジスタを用いる論理構造 第３図に示す線図においては、スイツチング装
置として標準Ｎチヤネルトランジスタ１０を用い
てインバータが部分(a)に示されており、部分(b)に
はスイツチング素子としてフローテイングゲート
トランジスタ１２が示されている。各回路図の下
側には論理ゲートの表現と、それに対応する真理
値表が示されている。プログラムされていない状
態にあるEPROMインバータの真理値表は正常な
Ｎチヤネルインバータと同じ結果を与える。しか
し、フローテイングゲートがプログラムされる
と、出力は入力とは独立に常に高く引きあげられ
る。したがつて、フローテイングゲートをプログ
ラミングすることにより、論理機能を回路からプ
ログラムできる。 第４図の部分(a)にはEPROM素子１４，１６，
……１８を用いるNORゲートが示されている。
この装置においては、出力プログラムされないま
まにされているフローテイングゲートに対応する
入力の関数だけである。部分(b)には対応する論理
図が示されており、部分(c)にはこの回路の真理値
表が示されている。 この回路はNORゲートを形成するEPROM素
子の一次元アレイであり、その素子は選択的にプ
ログラム可能である。この考えを二次元アレイへ
拡張し、それから別のNORゲートのセツトにプ
ログラム可能なNOR出力を集めることにより、
第５図に示されているような電気的にプログラム
可能な論理アレイを形成できる。 第５図に示されている回路には、３つの主な部
品がある。それらの部品は、アレイ入力回路２０
と、プログラム可能なNOR（AND）アレイ２２
と、NORゲート回路２４とである。 アレイ入力部は１組の副回路で構成される。各
副回路は、入力回路点２５と第１の出力ノード２
７の間に形成されている導電路２６と、回路点２
５と第２の出力回路点２９の間に結合されている
インバータ２８を含む第２の経路とを含む。した
がつて、回路２０への各入力と、その入力の補数
入力はプログラマブルNORアレイ２２への入力
となる。 第５図に示すように、プログラマブルNORア
レイ２２は列３２〜３８および行４０〜４５の二
次元アレイに配列されている複数のゲートで構成
される。ゲート３０の１行おきの行４０，４２，
……４４の制御ゲート電極が出力回路点２７へ接
続され、相補ゲート３１の１行おきの行４１，４
３，……４５の対応する電極が入力回路アレイ２
０の反転された出力回路点２９へ接続される。列
３２〜３８の各列のトランジスタ３０，３１のド
レイン領域が回路点５０，５２，５４，……５６
の対応するアレイ出力回路図点へ共通に結合さ
れ、各列のトランジスタのソース領域が回路のア
ースへ接地される。 EPROM、NORゲートの出力が、並列接続さ
れているゲート５８〜６４より成る別のNORゲ
ートアレイ２４のゲート電極へ与えられ、出力回
路点６６に希望の出力を生ずる。この回路は、い
わゆる「積の和」表現を発生することにより入力
変数の任意の論理機能を発生できる。 ３入力排他的オアゲートの場合を示すために、
第６図に示されている例が用いられるであろう。
この回路の機能は次の形式の論理式で書くことが
できる。 OUT＝ＡＢＣ ここには排他的ORの演算子である。この表
現は下記の積の和へ拡張できる。 OUT＝Ａ・Ｂ・Ｃ＋Ｃ＋Ｂ＋Ａ
Ｃ 式の右辺の変数のグループ（たとえばＡ・Ｂ・
Ｃ）は「積項」と呼ばれ、その積項は互いに「加
え合わされ」てOUTを表す。第５図のある入力
（I1，I2，……）を第６図の変数Ａ、Ｂ、Ｃと名
づけ、第５図のアレイを適切にプログラミングす
ることにより、第６図の希望の排他的オア機能を
実現できる。全ての論理式はこの積の和の形で表
すことができる。（たとえば、ダイエツトメイヤ
ー（Dietmeyer）著「デジタル・システムの論理
設計（Logic Design of Digital System）」を参
照されたい）。 第５図に示されている回路図は、積発生器が
EPROM NORゲート（列）３２〜３８のアレイ
であるような積の和発生器を実現したものであ
る。それの出力は別のNORゲート２４へ与えら
れる。図示の例においては、「PRODUCT」アレ
イ２２はプログラム可能であり、「和」アレイ２
４は固定NORゲートである。SUMアレイおよび
PRODUCTアレイがプログラム可能であるよう
に、その固定NORゲート２４はEPROM・NOR
ゲートまたはEPROM・NORアレイで置換える
ことができる。そうすると、これは本発明に従つ
て、EPROMプログラマブル論理アレイ
（EPLA）の実現である。 競合する他の技術との比較 プログラマブルアレイを実現するために適当
な、ヒユーズリンクおよびEEPROM装置のよう
な他のプログラム可能な素子が存在するが、それ
らの各装置にはある欠点がある。一般に、ヒユー
ズリンク素子は下記の理由から、EPROM素子よ
りは望ましくない。 (1) より広いシリコン面積を占めること、 (2) ヒユーズをとばすのに大電流を必要とするこ
と、 (3) ひとたびプログラムされると、ヒユーズは物
理的にとばされて修理できないこと。したがつ
て、それらの装置は１回のみプログラムでき
る。 EEPROM素子には欠点が２つある。 (1) EPROMが占める面積より広いシリコン面積
を占めること、 (2) 技術があまり成熟していないこと。 しかし、そのEEPROM素子は電気的に消去お
よび再プログラムできて、それが使用されている
システム内で論理機能を変更できるという利点を
有する。このことはは、いくつかの組の条件を基
にして論理装置が自身で修正できることを意味す
る。また、それは、実時間が変更できる論理装置
すなわち「適応論理装置」が可能であることも意
味する。更に、EPROM素子を第６図に示されて
いるようなEPROMセルで置き換えることにより
E²論理アレイを実現できる。この図においては
Ｎチヤネルトランジスタであると仮定している
が、信号電圧を適切に変えることによりＰチヤネ
ルトランジスタも使用できる。 EP300論理図についての一般的な説明 第７図はEP300電気的にプログラム可能な論理
アレイの主な機能部品を示す全体的な線図であ
る。 種々の回路部品をEP300のいくつかの動作モー
ドに関連して説明することにする。それらのモー
ドは、読出しモード（正常な動作とも呼ばれる）、
プログラムモード、検証モード、プリモード、試
験モード１、および試験モード２である。 読出しモード（正常動作） 第８Ａ図の簡略化したブロツク図に示すよう
に、読出しモード回路は、入力回路８０と、読出
し行ドライバ８２と、ANDアレイ８４と、OR／
NORゲートおよびセンス増幅器８６と、Ｄフリ
ツプフロツプ８８と、アーキテクチヤ制御器９０
と、Ｉ／Ｏドライバ９２とで構成される。 第８Ｂ図は、EP300の主な機能ブロツクと、こ
のEP300が読出しモードで動作している時のそれ
らの機能ブロツクの相互接続を示すEP300の別の
表示である。各入力（Ｉとして示されている）は
入力回路（第９図）を駆動する。この入力回路は
行ドライバ（第１０図）を駆動し、この行ドライ
バは全てのANDアレイ（第１１図）を駆動する。
（（EP300においては、個々のOR／NORセンス増
幅器回路（第１２図）により積項の群が一諸に論
理和をとられる。この明細書においては、積項の
各集りをANDアレイと呼ぶとともに、EP300中
の全ての積項をANDアレイとも呼び、それらを
とりまぜて使用することにする。））第８Ｂ図に示
されているように、全ての入力は全てのANDア
レイへ行く。そのANDアレイはOR／NORセン
ス増幅器（第１２図）を駆動する。OR／NORセ
ンス増幅器の出力は、ANDアレイへ与えられた
全ての信号の積の和である。各和項は、Ｄフリツ
プフロツプ（第１３図）とOMUX（第１４図）お
よびFMUX（第１５図）を駆動する。Ｄフリツプ
フロツプの出力はOMUXとFMUXを駆動する。
OMUXは出力ドライバを駆動し、この出力ドラ
イバＩ／Ｏピンを駆動する。各出力ドライバは
ANDアレイからの積項によりイネイブルされる。
FMUXは、OR／NORセンス増幅器またはＤフ
リツプフロツプあるいは関連するＩ／Ｏピンに接
続されている入力回路から、入力を受けることが
できる。FMUXは行ドライバ回路を駆動し、こ
の行ドライバ回路はANDアレイを駆動する。 入力回路…入力回路８０は標準のTTLレベル
入力信号を受け、その信号のレベルを移動させ
て、出力を読出し行ドライバ８２へ与える。入力
回路８０の簡略化した回路図が第９図に示されて
いる。その図に示すように、入力信号が結合パツ
ド９４を介して与えられ、抵抗器Ｒ１，Ｒ２、お
よび、いわゆる「ゲート−援助−降伏（gate−
aided−breakdown）」Ｎチヤネルトランジスタ
Ｔ１とで構成されている入力保護回路を通る。こ
の入力保護回路はトランジスタＴ２，Ｔ３のゲー
トを静電荷から保護する。トランジスタＴ２，Ｔ
３と、抵抗器Ｒ３と、コンデンサＣ１とはレベル
移動器を構成する。TTL入力レベルはVIL＝0.8
ボルトおよびVIH＝2.0ボルトとして定められる。
Ｔ２はＰチヤネルトランジスタで、T3はＮチヤ
ネルトランジスタである。入力がVILの時に回路
点１における電圧がVCC（＋５ボルト）であり、
入力がVIHの時に回路点１がＴ５のしきい値電
圧より低いように、それらのトランジスタの大き
さは選択される。入力が2.0ボルト（最低VIH）
の時にはＴ２とＴ３は導通する。この状態の間は
VCCからＴ２とＴ３を通つて流れる電流を最小
にすることが望ましい。Ｒ３は、VCCとＴ２の
ソース回路点の間で電圧降下させることにより助
ける。これにより、Ｔ２のソース−ゲート電圧が
IR降伏の大きさだけ低くされるから、Ｔ２が非
導通になることを助ける。抵抗器Ｒ３を付加する
ことにより、レベル移動器を通る速さを高くし、
電力消費量を減少し、TTLレベルの検出感度を
高くすることができる。入力がVIHからVILへ切
換えられる時に、Ｔ２のソース電圧を一定に保つ
ことを助けることにより、回路点１の正への移行
を速くするためにコンデンサＣ１が付加される。
トランジスタＴ４とＴ５は通常のCMOSインバ
ータ対を形成する。しかし、スイツチング点を低
い方へ動かすために、Ｔ５はＴ４より大きいよう
に選択される。したがつて、回路点１がＴ５のタ
ーンオン電圧VTより僅かでも高くなると、回路
点２は直ちに低くなる。インバータ対Ｔ６，Ｔ７
は回路点２のためのバツフアとして動作し、かつ
第１０図に示されている読出し行ドライバ回路を
駆動できる。 読出し行ドライバ…第１０図を参照して、入力
回路からの信号が読出し行ドライバの論理ゲート
Ｇ１１，Ｇ１２を駆動する。Ｇ１１は標準
CMOSインバータであり、Ｇ１２は標準の二入
力NORゲートである。制御信号NORMOPと
NORMOPNが、プログラムモード中は読出し行
ドライバ回路をデイスエイブルにする。
NORMOPが論理１で、NORMOPNが論理０の
時には読出し行ドライバ回路は動作する。また、
VPC・WellもVCCである。入力回路８０からの
論理１レベルはＧ１１，Ｇ１２の出力を低くして
Ｔ１５をターンオフし、Ｔ１４をターンオフして
ANDアレイへの出力をVCCへ引きあげ、かつＴ
１３をターンオフする。入力回路８０からの論理
０がＧ１１，Ｇ１２の出力を高くしてＴ１５をタ
ーンオフし、出力をVSSへ向つて引きあげる。
それと同時に、Ｇ１１がＴ１４のゲートを高く引
きあげてそれをターンオフする。出力が低くなる
と、Ｔ１３がターンオンして、Ｔ１４をターンオ
フすることを助ける。各入力に対して、「真」信
号と「補数」信号の両方はANDアレイ８４を駆
動せねばならない。したがつて、入力ごとに２個
の読出し行ドライバがある。第２のドライバ（図
示せず）は、入力回路と読出し行ドライバの間に
配置される余分のインバータを有する。 ANDマトリツクス…ANDマトリツクスは上記
のようにEPROM・NORゲートのアレイである。
使用される実際の引きあげ回路を示すために１つ
のEPROM・NORゲートが第１１図に示されて
いる。 Ｎチヤネル引きあげ回路９６のゲートが信号
ENBLTOSA（センス増幅器へのビツト線イネイ
ブル）により駆動される。ビツト線BL１，BL
２，……ELnを分離するために、その信号はプロ
グラムモード中にターンオフできる。各ビツト線
BLnは列選択トランジスタ９８を介して列ドライ
バへも接続される。それらの列選択トランジスタ
は正常動作中にターンオフされる。EPROMトラ
ンジスタ３０，３１のゲートは、読出し行ドライ
バからの真信号と補数信号を表す信号RRDと
RRDにより駆動される。EP300においては、18
対の信号があり、そのうちの10対の信号は入力信
号からである。８対の信号は帰還信号からであ
る。したがつて、各ビツト線BLnは36入力
EPROM・NORゲートである。ビツト線は36入
力ANDゲートと考えることもできる。 （＋＋…＝ABC…） ビツト線の集りをプログラマブルANDマトリ
ツクスと呼ぶ。EP300においては、ビツト線は９
本の群に一緒にまとめられる。９本のビツト線の
うちの８本はOR／NORゲート回路８６へ行き、
９番目のビツト線は関連する出力ドライバの３つ
の状態を制御するために行く。OR／NORゲート
回路８６については次に説明する。 OR／NORゲート、センス増幅器…第１２図に
示すように、８本のビツト線の群はNORセンス
増幅器において一緒に論理和をとられる。トラン
ジスタＴ１〜Ｔ３はセンス増幅器−NORゲート
である。Ｔ１〜Ｔ８はそれらの入力をそれぞれの
ビツト線から受ける。Ｔ９は引きあげとして動作
する。NORゲートの「トリツプ点」はＴ１〜Ｔ
８のしきい値電圧プラス、Ｔ１２とＴ１３を流れ
る電流により発生されたオフセツト電圧によりセ
ツトされる。その電流の流れはＴ１０とＴ１１に
より調節される。任意のビツト線の電圧が可変基
準電圧をこえると、出力（OUT）は低くなる。
インバータＧ１，Ｇ２は信号を増幅してセンス増
幅器の出力を発生する。その出力はＤフリツプフ
ロツプ８８と可変基準回路８７へ行く。センス増
幅器の出力はインバータＧ３，Ｇ４を介して可変
基準回路へ帰還される。帰還機構は、任意のビツ
ト線が高くなつたとすると、センス増幅器の出力
が低くなるようなものである。ゲートＧ３，Ｇ４
およびトランジスタＴ１７，Ｔ１８によりひき起
される僅かな遅れの後で、Ｇ３の出力も低くな
り、可変基準信号を増大させてNORゲートセン
ス増幅器のトリツプ点を高くする。このようにし
てトリツプ点は積項入力の現在の状態に従つて調
節される。このようにして基準を調節することに
より、EP300は信号のより小さい振れを検出でき
るようにされ、したがつてより速く動作できるよ
うにされる。 Ｄフリツプフロツプ…第１３図に示すように、
第１２図からのセンス増幅器の出力が２入力
NANDゲート１００を通つた後でＤフリツプフ
ロツプ８８へ入力される。それの別の入力は
SETである。入力はANDアレイ８４からの
１つの積項から来る。線が論理０の時には、
Ｄ入力はセンス増幅器の出力とは独立に論理１に
される。したがつて、NANDゲート１００は同
期SETをＤフリツプフロツプへ与える。そのＤ
フリツプフロツプにおいてはそのSETはANDア
レイへの任意の入力の関数である。 そのフリツプフロツプはＮチヤネルパストラン
ジスタとＰチヤネルパストランジスタを用いる従
来のマスタースレーブ構成である。上記のよう
に、そのフリツプフロツプは同期セツトおよび非
同期リセツトを有する。入力はANDア
レイからの１つの項でもある。とが
ともにアサートされる（low）とすると、リセツ
トがセツトをオーバーライド（に優先）がセツト
してＱを低くし、を高くする。も
もアサートされないと、センス増幅器の出力が、
CLKの低から高への移行においてフリツプフロ
ツプ８８により「捕えられる」。それからＱと
出力はアーキテクチヤ制御回路へ進ませられる。 アーキテクチヤ制御…アーキテクチヤ制御回路
は２パス−ゲートマルチプレクサで構成される。
それらのマルチプレクサは出力マルチプレクサ
（OMUX）および帰還マルチプレクサ（FMUX）
と名づけられる。第１４図に示されているよう
に、OMUXは４つのデータ入力を有する。それ
らはフリツプフロツプ８８からのＱと、センス
増幅器の出力信号およびそれの補数信号である。
それらの出力信号と補数信号はそれぞれCOM、
COMと名づけられる。（COMは組合せを表わす
ものである。というのは、それら、ANDアレイ
OR／NORゲートおよびセンサ増幅器回路により
発生された組合せ論理機能を直接表すものだから
である） OMUX回路…OMUXの制御信号はQOUT、
QBOUT、COMOUTおよびCOMBOUTである。
OMUX制御信号の状態は１組のEPROMビツト
により決定される。その１組のEPROMビツトに
ついては第２４図のアーキテクチヤ特徴選択回路
の部分として以下に説明する。それらのEPROM
（第２４図の２００）は使用者がプログラムする
ことができる。パスゲートが使用されるから、た
だ１つのOMUX制御信号を常にアサート（能動
−高）すべきであり、さもないとMIにおける信
号の衝突が起り得る。たとえば、QUOTと
QBOUTがアサートされたとすると、Ｑとデー
タ入力が衝突し、回路点MIにおける論理レベル
は不定となる。 OMUXによりEP300の出力を「記録されたも
の」または「組合せ」として構成でき、および能
動−高または能動−低のいずれかにできる。回路
点MIへ送られるデータはインバータにより増幅
される。このインバータの出力（ODIと名づけら
れている）は出力ドライバへの入力となる。ODI
信号は帰還もしてＰチヤネルトランジスタＴ１９
のゲートを駆動する。そのトランジスタのソース
へはVCCが与えられ、そのドレインは回路点MI
へ接続される。このトランジスタは回路点MIを
十分なVCCレベルまで引きあげる。それが無い
と、MIはOMUX制御信号（約3.5ボルト）より
1VT電圧低い。そうするとこれはMI信号の（論
理１への）移行を速くすることを助け、インバー
タにおける良好な論理レベルを確保する。 FMUX回路…第１５図に示されているFMUX
回路はOMUXに類似の構造のものである。それ
は３入力パスゲートマルチプレクサである。デー
タ入力は、Ｑ（Ｄフリツプフロツプ８８のＱ出力
端子から）と、COM（AND−ORアレイからの組
合せ）と、IOI（IOパツド入力から）とである。
対応する制御信号はQFB、COMFBおよびIOFB
である。OMUXのように、それらの制御信号の
状態はアーキテクチヤ特徴選択ブロツクにおける
EPROMビツトにより決定される。EP300の各
AND−ORブロツクに組合されたOMUXと
FMUXがある。 Ｉ／Ｏドライバ…第１６図に示すように、出力
マルチプレクサからの信号は出力ドライバへの入
力となる。ODNは（能動−低）出力デイスエイ
ブル信号であつて、ANDアレイからの１つの積
項から来る。出力回路は次のように機能する。
ODNが高い時は出力ドライバは常に動作する。
回路点７と８の間のＮチヤネルトランジスタとＰ
チヤネルトランジスタ（Ｎ２、Ｐ２）は、ODI回
路点６の間のＮチヤネルトランジスタとＰチヤネ
ルトランジスタ（Ｎ１、Ｐ１）のように導通す
る。OMUXからのデータ（ODI）はトランジス
タＮ３，Ｐ３を駆動し、それらのトランジスタは
出力ドライバトランジスタＮ５，Ｐ４を駆動す
る。ODIが論理１の時は、Ｉ／ＯパツドがＰ４を
介してVCCへ駆動され、ODIが論理０の時は、
Ｉ／ＯパツドＮ５を介してVSSへ駆動される。
信号ODNが低く駆動されたとすると、トランジ
スタＮ１とＰ１、およびＮ２とＰ２がターンオフ
される。回路点８はＮ４を介してVSSへ駆動さ
れ、回路点６はＮ６を介してVSSへ駆動される。
回路点７はＰ３を介してVCCへ駆動される。そ
れらの条件の下においては、Ｐ４とＮ５はターン
オフされる。これは出力ドライバのための三状態
条件である。 EP300のＩ／Ｏピンは入力または出力のいずれ
かとして使用できる。入力として使用される時
は、上記ODN信号により出力ドライバはデイス
エイブルされる。Ｉ／Ｏピンへ与えられた入力信
号は、第９図に示したように、入力回路へ行く。
第１６図における信号１０１は、Ｉ／Ｏパツドへ
与えられて、FMUXへ送られた入力信号が増幅
されて、レベルが移動させられたものである。 プログラムモード ある用途でEP300を使用する前は、ANDアレ
イ８４とアーキテクチヤ特徴選択ブロツク９０内
のEPROMをプログラムする必要がある。第１７
図は、EP300がプログラムモードおよび検証モー
ドで動作させられた時に利用される機能部品を示
すブロツク図である。EPROMトランジスタのプ
ログラミングは高い電圧をゲートとソースへ与え
ることにより行なわれる。ドレインからソースへ
の高い電界がいわゆる「ホツトエレクトロン」を
生ずる。それらのホツトエレクトロンは高いゲー
ト電圧のためにフローテイングゲートへ引かれ
る。３ミクロン技術の場合には、21ボルトのゲー
ト電圧と約16ボルトのドレイン電圧がフローテイ
ングゲートをプログラムする。ドレインからフロ
ーテイングゲートへジヤンプするのに十分なエネ
ルギーを有する電子は、高電圧が除去された後は
フローテイングゲート上に捕えられたままであ
る。フローテイングゲートに電子が存在すると、
制御ゲートから見て、しきい値電圧は十分に上昇
させられるから、そのような正常なゲート電圧
（＋5V）の下ではそのトランジスタは決してター
ンオンされない。したがつて、プログラムされて
いないEPROMトランジスタはゲート上の５ボル
トで導通し、ゲート上の０ボルトでは導通せず、
プログラムされたEPROMトランジスタはいずれ
の状態でも導通しない。 ANDアレイ中の１個のトランジスタをプログ
ラムするために、行選択と列選択を行なわねばな
らず、かつ適切な高い電圧を加えねばならない。
トランジスタを破壊しないように、上記の読出し
回路のいくつかをデイスエイブルにしなければな
らない。デイスエイブルさせる回路は読出し行ド
ライバ８２とANDアレイ８４への引きあげであ
る。読出し行ドライバは、NORMOPを低くさせ
ることによりデイスエイブルされる。ANDアレ
イ引きあげは、ENBLTOSAを低くさせること
によりデイスエイブルされる。Ｉ／Ｏピンが「プ
ログラムデータ」入力として使用されるであろう
から、出力ドライバは三状態にもしなければなら
ない。ある特定の行とある特定の列が選択された
後で、選択された場所をプログラムするか否かを
プログラムデータが決定する。 正常に動作している間は全てのピンが使用され
るから、プログラミングのためにそれらピンを再
び定義せねばならない。ピン１１がVHHレベル
へ上昇させられる。VHHは10ボルトより高い電
圧で、VPPプログラミング電圧である21ボルト
まで高くできる。何本かのピンがVHH検出回路
を有する。それらの回路は種々のプログラムモー
ド、検証モード、および試験モードに入らせる。
下記の表は種々のモードに入るために求められる
諸条件を掲げたものである。

【表】 EP300はEPROMメモリに類似のやり方でプロ
グラムされる。ピン１１をVHHレベルにとる
と、ピン２〜９がマトリツクス行および列を選択
するアドレスとなり、ピン１２〜１９がデータ入
力となるようにピンの機能が再び定められる。デ
ータ入力線の状態は、ある場所がプログラムされ
るか、またはそれの消去された状態にあるかを決
定する。１度に８ビツトをプログラムできる。 ８本のピン（２〜９）がアドレスとして定めら
れる。各ピンがただ２つの値（VIL、VIH）を有
するものとすると、256個所の場所を選択できる
だけである。実際には324のアレイ場所と、７つ
のアーキテクチヤ場所と、１つの安全ビツト場所
をアクセスできなければならない。８本の入力線
のアドレス性能を拡散するために、２本のピン
（４と９）は３つの許された値（VIL、VIH、
VHH）を有する。これにより全ての場所をアド
レツシングできる。 HH検出回路 HH検出回路が第１８図に示されている。許容
できる入力値はVIL（VSSVIL0.8）、VIH（2.0
VIHVCC）、VHH（10VHHVPP）であ
る。VSSとVCC＋VTPの間の任意の入力値に対
してはＰチヤネルトランジスタP1は導通しない。
Ｎチヤネルトランジスタは常に導通しているか
ら、HHDETにおける電圧はN1によりVSSへ引
きあげられる。（インバータHHNとHHは回路点
HHDETのためのバツフアにすぎない。）したが
つて、入力信号が正常な論理レベル（VILまたは
VIH）にある時はHHにおける信号は常に零であ
る。 入力信号がVCC＋VTPより高く引きあげられ
たとすると、トランジスタP1は導通を開始する。
電流が入力パツドからP1とN1を通つてVSSへ流
れ、N1の間で電圧降下を生じさせる。入力信号
が10ボルトより高い時は、回路点HHDETがイ
ンバータHHNのスイツチングしきい値より高く
なるように、トランジスタの寸法が調整される。
したがつて、入力レベルが10ボルトより高いと、
第２のインバータからの出力は論理１である。下
記の表はその状況を示すものである。

【表】 ル。
第１９図に示されているように、（HH検出器
を有するピンに与えられた）入力信号は正常入力
バツフア（第９図）とHH検出回路（第１８図）
へ接続される。入力バツフアからの信号はHH検
出器からの信号により論理的にゲートされて第３
の状態を生ずる。３つの状態が第１９図の線図に
示されている。 行および列復号…入力バツフアまたはHH検出
器からの内部信号は行復号器または列復号器へ送
られる。それらの復号器はＮチヤネル引き下げト
ランジスタで構成されたNOR復号器で、Ｐチヤ
ネルがVCCまで引きあげる。アーキテクチヤ復
号器を除き、それらのＰチヤネル引きあげは、
NORMOPと呼ばれる信号によりゲートされる。
これを行なうことにより、NORゲートはプログ
ラミング中のみ電力を消費する。典型的なNOR
復号器が第２０図に示されている。 列ドライバ…列復号器からの出力は列パスゲー
トドライバ（第２２Ａ図）を駆動する。そのゲー
トドライバは第１１図に示されている列パストラ
ンジスタ９８を駆動する。第１１図を参照して、
その列パストランジスタの一方の側がビツト線へ
接続され、他方の側は他の列パストランジスタに
共通に接続されることがわかる。プログラミング
のために共通回路点９９が列ドライバにより駆動
される。第２１図は、１つの列ドライバにより駆
動される１群の列パストランジスタ（典型的には
９個）を示す。 列ドライバは下記のように動作する。プログラ
ミングモードが求められると、VPPOE（これは
ピン11から直接来る）はVPPレベル（21ボルト）
にある。ENCLVREは論理０にあり、
ENCLVRFNは論理１である。それからNOR1は
データ（DATA）と反応するだけである。デー
タ（DATA）が論理１にあると仮定すると、DN
は零である。そうすると、トランジスタＮ４がタ
ーンオフされ、トランジスタＮ３がターンオンさ
れ、そのために回路９が引きさげられ、それによ
り回路点５が引きあげられる。そうするとトラン
ジスタＰ１がターンオフされ、トランジスタＰ２
がターンオンされる。回路点９が低く、トランジ
スタＮ１が非導通状態であると、VPPOEから列
（COLUMNS）へ流れる電流が阻止される。した
がつて、データ（DATA）が論理１であると、
選択されたEPROMビツト（列パストランジスタ
および行ドライバにより選択された）は消去され
た状態に留まる。次に、データ（DATA）が論
理０であると仮定する。そうするとDNは１で、
Ｎ４をターンオンさせ、回路点５を引きさげる。
そうするとＰ１がターンオンされて回路点９を引
きあげ、それによりＮ１がターンオンされて
VPPOEから列パストランジスタを通つて選択さ
れたEPROMビツトまでの電流路を形成する。し
たがつて、データ（DATA）が論理０であると、
選択されたEPROMビツトがプログラムされる。 検証モード（それについては後で説明する）に
おいては、ENCLVRFは論理１であつて、DNと
回路点９を低くしてトランジスタＮ１をターンオ
フさせることによりデータ（DATA）をオーバ
ライドする。そうするとトランジスタＮ１がター
ンオフされる。 行ドライバ…行ドライバは３つの状態にできる
ドライバであつて、それの入力は行復号器からの
０〜５ボルトのレベルであり、それの出力は０〜
VPPである。行ドライバの出力はANDアレイ中
のEPROMトランジスタのゲート端子を駆動す
る。行ドライバの回路図が２２Ｂ図に示されてい
る。 行ドライバは下記のように動作する。信号
NORMOPが論理１で、NORMOPNが論理０で
あると仮定する。これは上記の読出しモードにお
ける状況である。行復号器からの信号RDINは論
理０である。というのは、復号器の引きあげがオ
フだからである（第１９図参照）。VPCROWは、
VCCとVPPの間で切り換えることができるロー
カル電源線である。読出しモード中は、
VPCROWはVCCに等しい。信号RDINはトラン
ジスタＮ１を通つて送られてＮ２とＰ２のゲート
を引きさげ、回路点１０を高くしてＰ１とＰ３を
ターンオフする。パストランジスタＮ３は
NORMOPNによりターンオフされて回路点１０
を回路点１１から分離する。トランジスタＮ４は
NORMOPによりターンオンされて回路点１１を
低くし、トランジスタＮ５をターンオフする。し
たがつてＰ３とＮ５はオフで、出力線ROWは上
記読出し行ドライバにより自由に駆動されるまま
にされる。 次に、NORMOPが論理０で、NORMOPNが
論理１であると仮定する。これはプログラミング
中における場合である。行ドライバは（第２０
図）は動作させられてRDINを論理０（復号され
る）、または論理１（復号されない）のいずれかに
できる。トランジスタＮ３はターンオフされ、ト
ランジスタＮ４がターンオフされて回路点１０を
回路点１１へ接続する。VPCROWはVPPレベル
へ切り換えられる。ここで、RDINが低いとする
と、回路点１０は引きあげられてトランジスタＰ
３をターンオフし、Ｎ５をターンオンして行を
VSSにする。RDINが論理１であると、Ｎ２がタ
ーンオンされて回路点１０を引きさげる。そうす
るとＰ１がターンオンされて回路点９をVPPに
する。パストランジスタＮ１はVPPのレベルを
行ドライバから阻止する。回路点９がVPPであ
ると、Ｐ２がターンオフされ、Ｎ２がターンオン
されて回路点１０と１１を引きさげる。そのため
にＰ３がターンオンされ、Ｎ５がターンオフされ
て行をVPPに駆動する。行はEPROMトランジ
スタのゲートを駆動するから、いまはプログラミ
ングを行なうことができる。 行と列の復号および駆動は同時に行なわれる。
行と列の交差により特定のEPROMトランジスタ
が決定される。 プログラミングのためのデータ入力…復号され
た行アドレスと復号された列の交差点でEPROM
トランジスタが選択される。選択されたEPROM
トランジスタが実際にプログラムされるか、消去
された状態に放置されるかは、上記のように、列
ドライバに供給されるデータ（DATA）により
決定される。データ（DATA）線は第２３図に
示す回路により駆動される。プログラムモードが
求められると、出力ドライバが３状態にされる。
信号PADBUSが論理１で、PADBUSNは論理０
であつて、パストランジスタ（第２３図のＰ１と
Ｎ１）をターンオンさせる。データ（DATA）
の理論的な極性がＩ／Ｏパツドへ与えられ時の理
論的な極性から反転させられる。以上の説明か
ら、これは、論理０がＩ／Ｏパツドへ与えられる
とすると、選択されたEPROMトランジスタが消
去された状態に留まり、Ｉ／Ｏパツドへ与えられ
た論理１はEPROMトランジスタをプログラムさ
せる。 第２３図のトランジスタ２１の目的は、
PADBUSまたはPADBUSNにより駆動されたパ
ストランジスタがターンオフされた時に、データ
（DATA）が常に論理１にされるようにすること
である。 アーキテクチヤ特徴プログラミング…EP300の
アーキテクチヤは、第１４図と第１５図の出力マ
ルチプレクサと帰還マルチプレクサにおいてどの
経路が選択されるかにより決定される。それらの
マルチプレクサは、第２４図に示されているアー
キテクチヤ制御回路（各マルチプレクサ制御のた
めに１つある）により制御される。アーキテクチ
ヤ制御回路の出力はEPROMトランジスタ２００
により構成される。このトランジスタの状態はシ
ユミツトトリガ回路２０２により「読取られる」。
そのシユミツトトリガは制御ゲート２０４へ供給
し、その制御ゲートの出力は特定のマルチプレク
サを駆動する。出力マクロセル当り７個の制御信
号があり（そのうちの４個が出力マルチプレクサ
制御であり、３個が帰還マルチプレクサ制御であ
る）、マクロセル当り７個のアーキテクチヤ制御
回路を要する。８個のマクロセルがあるから、
EP300においては56個のアーキテクチヤ制御回路
を必要とする。 アーキテクチヤ制御のためのEPROMビツトは
下記のようにしてプログラムされる。（第２４図
参照）。プログラムモードにおいては、
NORMOPは論理０であつてトランジスタＮ２を
ターンオフし、EPROMビツトをFMUXから分
離する。Ｎ１のゲートにおけるARDTCNTLを
VPPまで高くすることによりEPROMトランジ
スタ２００はプログラムされる。また、アーキテ
クチヤプログラム復号器（第２０図）と、パスゲ
ートドライバ（第２２Ａ図）に類似するVPPレ
ベル移行回路とにより、２００のゲート
（PADFEED）はVPPまで高くされる。同時に、
線14HlOが、第２１図に示されているのに類似す
る列ドライバ回路によりVPP−VTレベルへ高く
される。 再び第２４図を参照する。EPROMビツトがプ
ログラムされたことを検証するために、
PADFEEDとARDTCNTLがVccレベルにとら
れる。そうするとアーキテクチヤ制御プログラム
ドライバがデイスエイブルされ、センス増幅器が
14HlOへ接続される。そのセンス増幅器は
EPROMビツトの状態を検出し、それの情報を関
連する出力ドライバへ送る。 読出しモード中は、下記の諸条件が適用され
る。ARDTCNTLがVssにとられて回路点７を線
14HlOから切り離す。PADFEEDとNORMOPが
Vccにとられる。そうすると、EPROMビツトの
状態を下記のようにして決定できる。第１に、
EPROMトランジスタ２００がプログラムされた
と仮定する。そうするとトランジスタＰ１が回路
点７と回路点８をVccにする。これによりトラン
ジスタＮ１とＮ２がターンオンされて回路点１２
をVssにする。読出し中は、PRELDBARは論理
１である。したがつて、回路点１２が論理０であ
ると、IOFBは論理１である。これは、FMUXを
経て帰還行ドライバへ送られる信号としてＩ／Ｏ
パツドを選択する。EPROMトランジスタがそれ
の消去された状態にあつたとすると、回路点７と
８は引きあげられていたことになる。そのために
IOFBが論理０にされる。したがつて、アーキテ
クチヤ特徴選択においては、プログラムされた
EPROMビツトがある特徴を選択し、プログラム
されていないビツトが特徴の選択を解除する。最
初は、消去された状態においては、全ての特徴は
選択を解除される。 再び第１７図を参照する。この図はプログラム
モードまたは検証モードのためのEP300のブロツ
ク図である。また、検証モードを選択する諸条件
のためのEP300モード選択表も参照する。検証モ
ードは、どのEPROMトランジスタがプログラム
されたかを決定するためにANDマトリツクスと
アーキテクチヤ特徴選択マトリツクスを質問する
手段を与えることがわかるであろう。ピン１に
Vhhをとらせることにより検証モードが求められ
る。そうすると、他の全ての入力が入力回路およ
び近似制御回路を通つて行復号器と、列選択復号
器と、アーキテクチヤ制御プログラム復号器とへ
送られる。入力の状態に応じて、ANDアレイ中
の８個所の場所、または各アーキテクチヤ制御ブ
ロツクに関連するアーキテクチヤ特徴の１つが
Ｉ／Ｏドライバを通つて送られる。 検証というのはプログラミングとはほぼ逆のプ
ロセスである。検証中に質問すべき場所は、プロ
グラミング中と全く同様に、入力信号により決定
される。列ドライバとアーキテクチヤ制御プログ
ラムドライバはデイスエイブルされ、対応するセ
ンス増幅器がイネイブルされる。センス増幅器に
より読出されるデータはＩ／Ｏドライバを通つて
出力ピンへ送られる。 試験モード EP300には２つの特殊なモードがある。下記の
表はそれらのモードに入るために必要な制御電圧
を示す。HHレベルにあるピン２は特殊なモード
を意味する。モードを適切に動作させるためには
ピン１はVilでなければならない。 ピン１ ピン２ ピン３ 試験モード Vil HH Vil １ Vil HH Vih ２ (1) 試験モード１： 試験モード１はEPROM素子の完全な状態を
確認するための信頼性試験である。このモード
中は、検証保護EPROMビツトを除く全ての
EPROM素子にストレスが加えられる。電荷獲
得／電荷喪失、および酸化物の完全性の問題
を、試験モード２と検証モードの少なくとも一
方に関連してモードが実施される時に、検出で
きる。 試験モード１においては、全てのEPROM素
子のゲートはVPP／OEピン（ピン11）に供給
された電圧に対応する。信頼性試験の諸要求に
応じて、全てのゲートに約４〜21ボルトのスト
レスを加えることができる。マトリツクスのド
レインへの供給（2664ビツト）とアーキテクチ
ヤ制御部への供給（56ビツト）は全てターンオ
フされる。出力パツド上の電圧は、マトリツク
スEPROMセルのプログラムされた状態および
ピン11に供給された電圧に応じて、１または０
である。 (2) 試験モード２： 試験モード２はマトリツクス中のプログラム
されたビツトのVTsを検出するために用いら
れる。EP300の試験モード２回路実現において
は、マクロセロ群中の８ビツトの最高のVTだ
けを検出できる。OEビツト、SETビツトおよ
びRESETビツトのVTsは試験モード２を用い
て読出すことはできない。 試験モード２の間は、全ての列パストランジ
スタはターンオフされ、マトリツクスの個々の
行は行復号器を介して入力により選択される。
行ライン電圧はVPP／OEピン（ピン11）上の
電圧である。マトリツクスセンス増幅器からの
データを読出せるようにするために、１つのマ
ルチプレクサがターンオンされる。 行上の全てのEPROMビツトがプログラムさ
れるものと仮定し、かつ行上のゲート電圧が８
個のセルの行上のプログラムされたVTより低
いものとすると、パツドの出力は論理１とな
る。ピン11における電圧がその行における最高
のVTより高くされると、出力は論理０にな
る。 行当りただ１つのビツトがプログラムされる
のであれば、個々のビツトのVTを読出すこと
ができる。しかし、全てのビツトのVTsを試
験するために、プログラミング、試験モード１
のストレス印加またはその他の信頼性試験を８
回繰返さなければならない。 電荷獲得試験は、プログラムされていないセ
ルに対して広い範囲の高温ベークとストレス印
加の少くとも一方を行なつた後で、VTの上昇
を監視することにより行なうこともできる。 検証モードは、より激しいVT変化（すなわ
ち、検証モードにおける出力論理状態を完全に
変化させVTの変化）を検出するためにも検証
モードを使用できることに注意されたい。 プリロードモード プリロードモードへはピン９をVhhまで高くす
ることにより入れられる。これにより出力ドライ
バは３状態にされて、帰還マルチプレクサはＩ／
Ｏパツドから（アーキテクチヤ選択とは独立に）
データを得させる。このようにして正常な帰還路
（この場合にはＤフリツプフロツプから）がデイ
スエイブルされ、パツド帰還がイネイブルされ
る。そうすると、ANDアレイへの入力は全て入
力パツドおよびＩ／Ｏパツドにより直接制御され
る。プリロード条件はクロツク（ピン１）の高か
ら低への移行に保持される。これによりピン９ま
でANDアレイへの入力に自由にされる。 ANDアレイへの入力はある状態マシンの「現
在の状態」とほぼ同様に作用する。AND−ORア
レイからの出力は「次の状態」である。クロツク
がそれの移行を低から高にすると、「次の状態」
がＤフリツプフロツプにより獲得される。同時
に、出力がイネイブルされて、「次の状態」が出
力端子へ伝えられるようにする。 プリロードモードは、外部入力に「現在の状
態」を完全に決定できるようにすることにより、
EP300の試験を同期状態マシンとして構成できる
ようにする。これによつて全ての状態移行を速く
完全に試験できる。 以上、好適な実施例について本発明を説明した
が、その実施例を種々変更することは当業者にと
つては明らかであることがわかるであろう。した
がつて、下記の請求の範囲はそれらの変更の全て
が本発明の真の要旨および範囲に含まれるものと
解すべきであることを意図するものである。