JPH04315468A - アンチヒューズ半導体デバイスの製造方法及びゲートアレイデバイス - Google Patents

アンチヒューズ半導体デバイスの製造方法及びゲートアレイデバイス

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JPH04315468A
JPH04315468A JP4008944A JP894492A JPH04315468A JP H04315468 A JPH04315468 A JP H04315468A JP 4008944 A JP4008944 A JP 4008944A JP 894492 A JP894492 A JP 894492A JP H04315468 A JPH04315468 A JP H04315468A
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antifuse
depositing
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metal
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JP4008944A
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Fu-Chieh Hsu
フ　−　チェ　ス
Pei-Lin Pai
ペイ　−　リン　ペイ
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MYSON TECHNOL Inc
Knights Technology Inc
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MYSON TECHNOL Inc
Knights Technology Inc
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H10W20/491—Antifuses, i.e. interconnections changeable from non-conductive to conductive

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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に半導体に関し、
より詳細にはプログラマブル読取専用メモリ（ＰＲＯＭ
）及び特定用途集積回路（ＡＳＩＣ）に使用される“ア
ンチヒューズ”メモリセル及び相互接続構造に関する。
【０００２】
【従来の技術】さまざまな半導体デバイスがプログラム
、データ、及び他の重要な情報を記憶するのにメモリセ
ルを使用している。ランダムアクセスメモリ（ＲＡＭ）
と読取り専用メモリ（ＲＯＭ）の２種の基本的メモリセ
ルがある。ＲＡＭのメモリセルは何度も読取り及び書込
みを行うことができるが、永久記憶ではなく、電源を切
るとデータは消去される。ＲＯＭのメモリセルは電源の
オンオフに無関係にデータを保持するが、メモリセルを
一度プログラムすると、一般的に再プログラムすること
はできない。ＲＯＭ及びＡＳＩＣにはマスク処理、レー
ザ、電子ビーム、収束イオンビーム（ＦＩＢ）、及び／
もしくは電気的プログラミングによりデータを付与する
ことができる。（レーザ及びＦＩＢプログラミングにつ
いては、セミコンダクタ　　インターナショナル（Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ　　Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ）、１９９０年、８月、第６８〜７３頁のアール．イ
スコフの論文“クィックターンＡＳＩＣの特質：ミラー
で実施できる”を参照されたい。）一度限りであるが、
電気的にプログラム可能なＲＯＭはプログラマブル読取
専用メモリ（ＰＲＯＭ）と呼ばれる。あるＰＲＯＭ内の
メモリセルはプログラミング中に文字通り飛ばされるヒ
ューズリンクを使用している。“アンチヒューズ”技術
を使用した反対タイプのメモリセルがプログラミング中
に開路状態からの接続を行う。大型のプログラマブルも
しくはコンフィギュアブルシステム及び回路では、代表
的にヒューズにより実施される類似機能に対して何分の
１かのアンチヒューズをプログラムするだけでよいため
、アンチヒューズはヒューズよりも遙かに効率的である
。従来技術のアンチヒューズプログラミング法はほとん
どが電気的プログラミングである。１９８６年４月２９
日付ラフェル等の米国特許第４，５８５，４９０号には
レーザプログラムデバイスで薄い酸化物をメタル拡散バ
リアとして使用しシリコンをプログラミング層として使
用することが開示されている。しかしながら、化学反応
は単なるアルミニウム合金化であり信頼度及び耐エレク
トロマイグレーション性が低い。
【０００３】従来はポリシリコン構造であり、ヒューズ
型ＰＲＯＭの製造に使用される。このような構造の一つ
が１９８３年１２月１３日付、プリディの米国特許第４
，４２０，８２０号に記載されている。ポリシリコン層
は不純物濃度が異なりプログラマブルダイオード及びア
イソレーションダイオードとして機能する２個の背中合
せの直列ダイオードを形成する横方向に間隔をとった表
面領域により形成される。不純物濃度が異なるため、一
方のダイオードが他方よりも先に破壊される。
【０００４】従来技術のアンチヒューズ法はシリコン及
びポリシリコン間に挟まれた酸化物、酸化物／窒化物／
酸化物からなる絶縁体を使用する。これらの構造は“オ
ン”抵抗が高く（≧１０００Ω）且つ電気的プログラミ
ング電圧が高い（≧１５Ｖ）ことを特徴とする。これら
２つの特徴により、それぞれ、性能が低下し且つサブミ
クロン工程へのスケーリングが困難となる。しかしなが
ら、この構造ではバルタ導電率が低いため“オフ”状態
における漏洩電流が非常に少い。従来技術ではイオン打
込みによりドープされたアモルファス化されたシリコン
を使用してＰＲＯＭメモリセルを生成しており、例えば
、１９８６年２月１１日付のステーシー等の米国特許第
４，５６９，１２０号に記載されている。これらの構造
はオン抵抗の制御性が良好ではなくスケーリング性も制
約される。シリコン上に堆積されたアモルファスシリコ
ンは寄生（接合）容量が高く、直列抵抗が高く且つ下層
シリコンを損うことなく内側の正常なコンタクトを切り
離すことが困難である。（明白な結晶粒構造を有する多
結晶シリコンとは反対に、アモルファスシリコンは明瞭
な結晶粒の無いシリコンである。）ＰＲＯＭに使用する
アモルファス半導体層は１９８６年２月１１日付リム等
の米国特許第４，５６９，１２１号に記載されている。 本発明人は従来技術の最良のアンチヒューズ性能はチタ
ン−タングステン（ＴｉＷ）／アモルファスシリコン／
ＴｉＷのサンドイッチ層から得られることに注目した。 １９９０年４月３日付ゴルドン等の米国特許第４，９１
４，０５５号にはプログラミング中にアンチヒューズ構
造に対してより均一な電界を与えるＴｉＷ−Ｓｉ−Ｔｉ
Ｗプレーナ構造が記載されている。（底部ＴｉＷはＳｉ
を堆積する前にエッチングしたり損われたりすることは
ない。）１９８８年５月３１日付米国特許第４，７４８
，４９０号において、ホーリングワースはチタンタング
ステン（ＴｉＷ）合金耐熱導電層を有する深いポリシリ
コンエミッタアンチヒューズメモリセルについて記載し
ている。（“耐熱”とはアルミ、金、銀に較べて非常に
融点の高い金属を意味する。）ここでは、アンチヒュー
ズ層はアンドープト多結晶シリコンもしくはアモルファ
スシリコンから作られる。プログラミングの後に残るバ
イポーラトランジスタは回路の高速スイッチングを行う
のに使用される。しかしながら、前記したように、アモ
ルファス層を堆積させるには高温を使用しなければなら
ず、従来技術ではアンチヒューズ素子を構成するのに非
常に複雑な工程を必要とした。少くとも代表的に４つの
付加マスク及びさらに９つの処理工程を必要とする。さ
らに、前記従来技術のアンチヒューズ構造は必ずしも標
準サブミクロンＣＭＯＳ／ＢｉＣＯＭＳメタル工程とは
コンパチブルではない。アモルファスシリコンベースア
ンチヒューズのもう一つの主要な欠点はバルク導電率の
違いにより、漏洩電流が酸化物もしくは窒化物ベースア
ンチヒューズよりも一般的に遙かに高いことである。
【０００５】メモリセルのプログラミング及び動作電流
が低いととりもなおさずプログラミング電流の低いデバ
イス、サイズ及びセル深さとなり、終極的にはメモリセ
ルアレイの周辺デバイスのサイズ及び電流能力に転化さ
れる。例えば、前記ホーリングワースは３１００Å厚ポ
リシリコンアンチヒューズを備えたバイポーラ結合素子
は僅か３．１２ｍＡのプログラミング電流しか必要とし
ないと述べている。しかしながら、前記理由によりさら
に低いプログラミング電圧及び電流、例えば１０Ｖ及び
１ｍＡ以下、が望ましい。ヒューズ、アンチヒューズ及
び電気的プログラマブル読取専用メモリ（ＥＰＲＯＭ）
メモリに対する従来技術のプログラミング電圧及び電流
はいずれも１０Ｖもしくは１ｍＡ、もしくはその両方を
越える。
【０００６】従来技術のメモリセルはバイポーラトラン
ジスタ、リード線、プログラム線及びヒューズリンクを
含んでいる。ヒューズリンクはすぐ近くの周りに破片を
散乱させる小爆発により文字通り吹き飛ばされる。回路
機能を失うことなくこのような材料損失を見込むために
バッファ領域が必要となる。このバッファゾーンは大き
なチップリアルエステート領域を必要としがちであり、
メモリセルを使用するデバイスはそうでない場合程稠密
ではない。ヒューズリンクを飛ばすのにこのような大き
なプログラミング電流を必要とするため、トランジスタ
はバイポーラ型でなければならない。ＭＯＳトランジス
タは実際的ではない。大きいプログラミング電流は最小
サイズのトランジスタを使用できないことも意味する。 従って、機能的デバイス密度がさらに低下する。
【０００７】オーバッファは１９９０年５月８日付米国
特許第４，９２４，２８７号において従来技術のプログ
ラマブルゲートアレイデバイスについて記載している。 デバイスはレーザプログラマブルゲートアレイ論理セル
からなり、プログラマブル素子は従来のヒューズリンク
でありその結果論理機能は非常に制限され直接ゲート−
ゲートベースでＭＰＧＡ機能を実施することはできない
。
【０００８】従って、電気的及びレーザプログラミング
の両方に対してシリコン含有絶縁体ベースアンチヒュー
ズ構造を提供することが本発明の目的である。
【０００９】メタル間、メタルとシリコン、及びメタル
とポリシリコン間に挿入できるアンチヒューズを提供す
ることが本発明のもう一つの目的である。
【００１０】４５０℃よりも低い低温工程を使用し従っ
て標準サブミクロンＣＭＯＳ／ＢｉＣＭＯＳメタル工程
とコンパチブルなアンチヒューズ素子を提供することが
本発明のもう一つの目的である。
【００１１】１００ＭΩよりも高い高オフ抵抗を有し且
つ調整可能なアンチヒューズ素子を提供することが本発
明のもう一つの目的である。
【００１２】電気的プログラミングでは１００Ωよりも
低くレーザプログラミングでは１０Ωよりも低い低オン
抵抗を有するアンチヒューズ素子を提供することが本発
明のもう一つの目的である。
【００１３】さまざまな応用に適合できるように３Ｖか
ら４０Ｖまでスケーリング可能な電気的プログラミング
電圧により１００Ωよりも低い低オン抵抗を有するアン
チヒューズ素子を提供することが本発明のもう一つの目
的である。
【００１４】標準マスクプログラマブルゲートアレイ（
ＭＰＧＡ）との直接ゲート−ゲートコンパチビリティが
可能なアンチヒューズ論理セルを提供することが本発明
のもう一つの目的である。
【００１５】マスクプログラマブルゲートアレイ（ＭＰ
ＧＡ）へのマスク交換が可能なアンチヒューズベース論
理セルを提供することが本発明のもう一つの目的である
。
【００１６】
【課題を解決するための手段】要約すれば、本発明の集
積回路は４５０℃よりも低温でおよそ３０ｎｍ〜４００
ｎｍのアンチヒューズ層をチタン（Ｔｉ）層間に堆積し
て作られるアンチヒューズ素子を含み、前記アンチヒュ
ーズ層は窒化ケイ素（ＳｉＮｘ　、但し０＜ｘ＜１．４
）、もしくは酸化ケイ素（ＳｉＯｘ　、但し０＜ｘ≦２
）、もしくはシリコンオキシナイトライド（ＳｉＯｘ　
Ｎｙ　、但し０＜ｘ＜２且つ＜ｙ＜１．４）のストイチ
オメトリックもしくはオフストイチオメトリックアモル
ファス層を含み、電気的もしくはエネルギビーム手段に
より前記アンチヒューズ層を５００℃を越えて加熱する
とチタンと二酸化ケイ素層間に化学還元反応が生じてＴ
ｉＯ、Ｔｉ２　Ｏ３　、Ｔｉ３　Ｏ５　及び／もしくは
ＴｉＯ２　よりも多量のＴｉ５　Ｓｉ３　、ＴｉＳｉ及
び／もしくはＴｉＳｉ２　が得られ、且つ短絡回路を構
成する導電性化合物が前記チタン層間に生じるようにさ
れる。
【００１７】本発明の利点は高速でチップの非常に小さ
いリアルエステート領域しか占有しないメモリセル及び
プログラマブル相互接続デバイスが得られることである
。
【００１８】本発明のもう一つの利点は標準サブミクロ
ンＣＭＯＳ／ＢｉＣＭＯＳメタル工程とコンパチブルで
あることである。
【００１９】本発明のもう一つの利点は３００μＡを越
える高電流ドライブを有し且つ製品ターム線上のパラシ
チックが低く、従ってデバイス速度の高いメモリセル内
のリードトランジスタが得られることである。
【００２０】本発明のもう一つの利点は低いプログラミ
ング電圧及び電流を使用し、所与サイズのチップ上によ
り多くのメモリセル及びプログラマブル相互接続のため
の空間を与えることである。
【００２１】本発明のもう一つの利点はパッシベーショ
ンの前後に完全に処理されたウェーハをレーザプログラ
ムできることである。
【００２２】本発明のもう一つの利点はウィンド蓋のあ
るもしくは蓋の無いパッケージ内に完全に組立てられた
ダイをレーザもしくはイオンビームによりプログラムで
きることである。これにより、ターンアラウンドの速い
目録が実現される。
【００２３】本発明のもう一つの利点は非常に小型の金
属酸化物半導体（ＭＯＳ）プログラマブル論理デバイス
（ＰＬＤ）及びＰＲＯＭセルサイズが得られることであ
る。
【００２４】本発明のもう一つの利点はプログラミング
中にヒューズを吹き飛ばすことによる破損に対してアン
チヒューズ素子周りのバッファーゾーンを考慮するのに
リアルエステートが浪費されないことである。
【００２５】本発明のもう一つの利点はアンチヒューズ
素子を直接臨界速度径路へ挿入できることである。
【００２６】本発明のもう一つの利点はフレキシビリテ
ィが高く、チャネル利用度及びルーティング効率の高い
非常に稠密な相互接続格子により高ゲート数ＡＳＩＣが
得られることである。
【００２７】本発明のもう一つの利点は所要溶解反応温
度が低いため、被試験デバイスにウィンドを開けること
なく且ついかなるパッシベーション層にもクラックを生
じることなくデバイスのレーザプログラミングを行える
ことである。
【００２８】本発明のもう一つの利点は標準マスクプロ
グラマブルゲートアレイとの直接ゲート−ゲートコンパ
チビリティが可能なプログラマブル論理セルが得られる
ことである。
【００２９】
【実施例】図１に参照番号１０でアンチヒューズメモリ
セルを示し、アンチヒューズ素子１２、リードトランジ
スタ１４、プログラム／リードプロダクトターム信号線
１６、及び入力ターム信号線１８により構成されている
。アンチヒューズ１２が（短絡するように）プログラム
されている場合、入力ターム信号線１８はトランジスタ
１４を介してプロダクトターム信号線１６をコントロー
ルする。図１の実施例において、メモリセル１０はプロ
ダクトターム線１６に１０Ｖ且つ入力ターム信号線１８
に５〜１０Ｖを加えることによりプログラムされる。 トランジスタ１４がオンとされ、アンチヒューズ素子１
２両端間に最大電圧１０Ｖが加わる。この電圧によりア
ンチヒューズ素子内の絶縁体が破断され永久短絡が行わ
れる。従って、リードトランジスタ１４はプロダクトタ
ーム信号線１６をコントロールすることができる。メモ
リセル１０を製造するのに必要なチップリアルエステー
トは代表的に３０μｍ２　である。これは従来技術の２
トランジスタＥＰＲＯＭメモリセルに必要な１３０μｍ
２　に較べて非常に有利である。
【００３０】メモリセル１０はマトリクスフォーマット
に組込まれたメモリアレイの基本メモリユニットを形成
する。このようなマトリクスはＲＯＭ及びＰＲＯＭに広
く使用されている。これは従来構成である。マトリクス
配列されたアンチヒューズメモリセル（図５）の一般的
な背景の検討については、１９９０年２月６日付ハンデ
ィ等の米国特許第４，８９９，２０５号を参照されたい
。（ハンディ等が開示したアンチヒューズ素子自体は非
常に高いプログラミング電圧及び電流を必要とし、ここ
に開示するものとは非常に異っている。
【００３１】本発明は（代表的には４００℃よりも低く
、例外なく５００℃よりも低い）比較的低温で堆積もし
くはプラズマ強化化学気相堆積（ＰＥＣＶＤ）された、
二酸化ケイ素もしくは窒化ケイ素等の、ケイ素含有絶縁
体層を使用しており、それは２つのチタン（Ｔｉ）もし
くは他の耐熱金属もしくは金属シリサイド組合せ間に挟
まれたアンチヒューズ材として堆積される。５００℃よ
りも低温で堆積することとは無関係に、一般的に受け入
れられている一つの理由は均一なカバレッジ（高ステッ
プカバレッジ比）を得ることである。しかしながら、比
較的低い処理温度を維持することにより多くの利点が得
られる。さらに、非均一なアンチヒューズ層カバレッジ
（低ステップカバレッジ比）により直接生じる重要な利
点もある。例えば、４５０℃よりも低温でアンチヒュー
ズ層を堆積させると、アンチヒューズ層を堆積させる前
にアルミ膜を堆積させることができる。耐熱金属やシリ
サイドは拡散バリア層として作用して、正規の処理温度
（４５０℃よりも低温）中にアモルファス層と金属層間
の反応を防止する。正規の処理温度（およそ４５０℃）
中は安定でなければならずしかも高温（５５０〜６５０
℃）では溶解を促進させなければならないため、耐火金
属の選択は重要である。好ましくは、チタン、タンタル
、チタン−タングステン、もしくは他の元素／合金が耐
熱金属として使用される。このような材料によりプログ
ラミング中の溶解反応が強化される。少くとも一つの耐
熱金属層が絶縁層と接触しており、アンチヒューズ層の
上もしくは下とすることができる。
【００３２】図２に製造した後の半導体デバイスを参照
番号２０で示す。例えば、デバイス２０はメモリセル１
０もしくは任意他の類似デバイスを含んでいる。デバイ
ス２０は絶縁体２２、第１の（オプショナル）金属層２
４及び第１の耐熱金属もしくは金属シリサイド層２６を
有する第１の導体、コンタクトホール（ビア）開孔２８
（同業者は“ヒューズビア”と呼ぶ）、アンチヒューズ
層３０、第２の耐熱金属もしくは金属シリサイド層３２
及び第２の（オプション）金属層３４を有する第２の導
体を含んでいる。本発明の好ましい方法を使用して、デ
バイス２０は次の工程に従って製造される。
【００３３】（１）　　コンタクト開孔を作る後の点ま
で従来の処理を使用する、（２）　　（必要ならば）第
１の金属層２４を堆積する、（３）　　５０ｎｍよりも
厚いチタン、もしくは他の耐火金属もしくは金属シリサ
イド層２６を堆積する、（４）　　第１の金属をマスキ
ング及びエッチングする、（５）　　絶縁体２２を堆積
する（及び任意所要の平坦化工程）（６）　　コンタク
ト開孔２８を介して金属をエッチングする、（７）　　
３０ｎｍ〜４００ｎｍのオフストイチオメトリックアモ
ルファスシリコンベース絶縁体層を４５０℃よりも低温
で堆積してアンチヒューズ層を形成する（絶縁体層内の
過剰シリコンはおよそ０％〜９０％の範囲）、（８）　
　アンチヒューズ層３０をマスキング及びエッチングす
る、（９）　　５０ｎｍよりも厚いチタンもしくは他の
耐火金属もしくは金属シリサイド層３２を堆積する、（
１０）　　（必要ならば）第２の金属層３４を堆積する
、（１１）　　その後、従来の処理により第２の金属層
３４をマスキング及びエッチングする。
【００３４】工程（３）、（７）、（８）、（９）は従
来の処理の改良である。工程（８）及び（９）は互いに
交換することができる。デバイス２０及びそのアンチヒ
ューズ構造を構成するのに一つのマスキングと４つの処
理工程しか必要としない。４５０℃よりも低温の処理で
あるため、アンチヒューズ構造は第２及び第３層金属間
に挿入することができる。ポリシリコン及び／もしくは
ドープトシリコンがコンタクトホール形成の前もしくは
後で形成されたシリサイドもしくは耐熱金属表面を有す
る限り、ポリシリコン／ドープトシリコン及び第１の金
属間に挿入することもできる。前記工程は耐熱金属とシ
リコン含有絶縁体層間の還元反応に基づいている。例え
ば５００℃よりも高い高温では、絶縁体層は耐火金属の
存在の元で分解して導電性シリサイド及び他の絶縁体を
形成する。この反応の例を図３に示し、チタン、シリコ
ン及び酸素（Ｔｉ、Ｓｉ、Ｏ）が三相図に示されている
。三角形の２元素側間のタイラインに沿って２元素が安
定状態で共存することができる。タイラインの無い２元
素が接触すると、それらは互いに反応してタイライン接
続に沿って他の相を形成する。タイライン接続の無いこ
とが本発明のアンチヒューズ構造の基本である。Ｔｉと
ＳｉＯ２　間にはタイラインがない。この結果、Ｔｉ及
びＳｉＯ２　を含むシステムはＴｉＳｉｘ　及び幾らか
のＴｉＯｙ　を形成する。シリサイドは電導のための低
抵抗径路を提供する。反応速度は速度論により決定され
る。大概の反応に対して、温度が高いことは通常反応速
度が高いことを意味する。従って、例えば４００℃で堆
積され後に（通常の集積回路処理のように）４２５℃で
アニールされた、例えばＳｉＯ２　及びＴｉ等の薄膜で
あっても、初期反応バリアによりこれら２元素間の反応
は最低限となる。例えば５００℃以上の高温では、反応
速度は幾桁上昇し、数ｎＳから１秒以内で完了する。絶
縁膜に一層シリコンを加えれば反応は促進される。シリ
コンリッチ膜は標準プラズマ強化化学気相堆積（ＣＶＤ
）システムにおいてガス流比を変えることにより容易に
堆積することができる。絶縁体ベースアンチヒューズは
シリコンベースアンチヒューズよりも破壊電界が高い。 破壊電圧も絶縁膜厚及び／もしくはシリコン含量を変え
ることにより調整することができる。絶縁体ベースアン
チヒューズは、絶縁体層の抵抗が遙かに高いため、代表
的なシリコンベースアンチヒューズよりも漏洩電流が遙
かに少い。破壊電界対漏洩電流対パラシチックはアンチ
ヒューズ層の適切な組成を選択することにより調整／最
適化することができる。これは純粋二酸化ケイ素及び純
粋シリコン応用では不可能である。同じ絶縁特性を達成
するための別の方法は酸化物／シリコン／酸化物、シリ
コン／酸化物、もしくは酸化物／シリコン等のアンチヒ
ューズ層を形成する組合せ層や他の多層組合せを含むこ
とができる。ここで酸化物はＣＶＤ堆積、ＰＥＣＶＤ、
スパッタリング、プラズマアッシング、ウェット化学酸
化、もしくは低温プラズマ酸化により形成される二酸化
ケイ素（純粋もしくはオフストイチオメトリック）もし
くは酸化チタンとすることができる。酸化物は窒化ケイ
素（純粋もしくはオフストイチオメトリック）と置換す
ることができる。ここで、窒化ケイ素（純粋もしくはオ
フストイチオメトリック）は、ＣＶＤ、スパッタリング
もしくはＰＥＣＶＤにより堆積することができる。同様
な還元反応はタンタルに対しても存在する。低温堆積も
しくはスパッターされたアンチヒューズは堆積層の低ス
テップカバレッジを利用して、所与のプログラミング電
圧によりさらに寄生容量を低減する。プログラミングス
ポット（反応点）はコンタクトビアホールの底部コーナ
ーに沿った小領域に制約され、プログラミング電流もし
くはエネルギ手段が少くて済む。これは高速プログラミ
ングと一致する。プログラミング電圧はヒューズビア開
孔２８内側のアンチヒューズ層３０の厚さに関連する。 層３０が薄い程、プログラミング電圧は低くなる。一方
、寄生容量は層３０を厚くすると低減する。ヒューズの
断面積を制約すれば、遙かに低いプログラミング電流が
実現され最小サイズトランジスタも実現される。（トリ
ンジスタはプログラミング中に充分な電流をサポートし
て溶解を確実にしなければならない。）メモリセル１０
の場合には、トランジスタ１４は非常に小さくすること
ができる。
【００３５】メモリセル製造におけるステップカバレッ
ジの制御はプログラミングを保証するのに必要なプログ
ラミング電圧値の制御において非常に重要である。（ス
テップカバレッジは平坦面に堆積した材料の厚さとビア
もしくは他のコンタクト開孔内に堆積したその材料の厚
さとの比として定義される。）ステップカバレッジが良
好であれば（１００％に近い）通常着実にプログラミン
グ電圧の低下及びメモリセルジオメトリの縮小が促進さ
れるものと思われる。従来技術で使用されている良好な
ステップカバレッジを達成するための一つの方法は堆積
温度を高くすることである。事実、本発明により判明さ
れたように、アンチヒューズの製造においては均一膜が
無いことが重要である。しかしながら、後記するように
、ビアの底部内側コーナーに最小厚が生じてそれは厳し
く制御しなければならない。従来技術において（均一膜
を生じる）良好なステップカバレッジにより発生する問
題点は、プログラミング電流、プログラミング電圧、及
び寄生容量は全て膜上の最も薄い点に比例し、それは均
一膜ではどこにでも存在することである。低ステップカ
バレッジ比とすれば（ビア内側のカバレッジはビア外側
よりも薄い）、プログラミング電流、プログラミング電
圧及び寄生容量は独立に変化する。もちろん、低プログ
ラミング電流、低プログラミング電圧及び低寄生容量は
通常両立しない目標でありどれだけ厚くアンチヒューズ
層を堆積するかによって調整される。
【００３６】別の方法は反射防止材を金属表面に加えて
プログラミングレーザ光線を効率的に吸収することであ
る。反射防止材には耐熱金属及び／もしくはそのケイ化
物、アモルファスシリコン、及びアルミよりも低反射性
の他の任意の金属が含まれる。
【００３７】もう一つの方法は基板前面もしくは裏面か
らプログラミング中に基板を加熱することであり、デバ
イスは既に反応温度に近いため所要プログラミングエネ
ルギは低減される。
【００３８】レーザプログラミング…従来技術では一般
的にレーザ光線を使用して特殊なヒューズもしくは簡単
な金属相互接続が切られる。絶縁体表面のヒューズ周り
に特殊なウィンドを開口して“ブラストエリア”を設け
破片除去を行わなければならない。破損を避けるために
ヒューズと活性素子間にクリアランスが必要である。一
般的背景に対する読取専用メモリのレーザプログラミン
グは１９８０年１２月９日付レッドファーン等の米国特
許第４，２３８，８３９号に記載されており、１９９０
年１月９日付ボードー等の米国特許第４，８９３，１６
７号及び１９９０年４月１７日付米国特許第４，９１６
，８０９号も参照されたい。本質的に、レーザ光線はア
ンチヒューズ素子を５５０℃よりも高いスポット温度に
加熱するものである。より重要なことは、プログラミン
グスポットがアンチヒューズ層と耐熱バリア層内のタン
グステン、チタンもしくはチタン−タングステン合金の
中の一つとの間で溶解反応を生じるのに充分な温度へ到
達しなければならないことである。ハンディ等が開示し
たアンチヒューズ素子は、前記したように、溶解反応が
熱だけに依存するのではなく、プログラミング電流が重
要な要素となるため、レーザによりプログラムすること
はできない。これとは対照的に、メモリセル１０は電気
的にもレーザ等の光線でもプログラムすることができる
。本発明の溶解反応は主として熱に頼るものである。 ９００℃以上の局部温度を必要とする従来のレーザプロ
グラミングに較べ、本発明は５００〜８００℃のスポッ
ト温度しか必要とせずいかなる場合にも９００℃を越え
ることはない。これにより、内部熱応力が深くなってパ
シベーションにクラックを生じることなく、パシベート
されたデバイスをプログラムすることができる。（本発
明のアンチヒューズプログラミング中の総体積変化は任
意の一方向において１００Åよりも小さく、従って容易
に吸収される。）前記ボードー等の方法ではパシベーシ
ョン層を通る孔を焼成してアルミ上のＴｉＷ合金膜を含
む２つの導体を溶解する。
【００３９】本発明は（前記アンチヒューズもしくは５
００℃よりも高温に加熱した時に化学反応を示して溶解
接続を生じる他の金属等の）プログラミング素子を局部
加熱することにより、エネルギビームによりプログラム
することのできるアンチヒューズ構造を提供するもので
ある。レーザプログラミングの場合、プログラミングは
頂部パシベーションの前もしくは後に実施することがで
きる。ウィンド開口は必要としない。波長、スポットサ
イズ及びエネルギ密度は、アンチヒューズ温度が５５０
℃よりも高温まで加熱されて耐熱金属／合金及びアモル
ファスプログラミング層間の溶解反応を、周囲の絶縁体
を実質的に破損することなく、トリガするように選定さ
れる。予め製造されたアンチヒューズ素子は、頂部パシ
ベーションの前もしくは後でデバイスがウェーハ形状で
ある間に、ダイ形状、無蓋パッケージ形状もしくはウィ
ンド蓋付パッケージ形状でプログラムすることができる
。
【００４０】図４は標準マスクドプログラマブルゲート
アレイ（ＭＰＧＡ）との直接ゲート−ゲート機能コンパ
チビリティを有する基本セルの実施例を示す。基本セル
は４個のＭＯＳトランジスタＭ１〜Ｍ４、２本の電源線
Ｖｃｃ及びＧＮＤ、２つの入力Ａ及びＢ、及び３つまで
の出力Ｘ、Ｙ、Ｚを有している。（Ｘは１次出力、Ｙは
２次出力、Ｚは３次出力である。）１６までのアンチヒ
ューズＬ１〜Ｌ１６により、基本セルをさまざまな構成
にプログラムすることができる。出力Ｚは等価機能を生
じるいくつかのバリエーションを有し、Ｌ１５もしくは
Ｌ１６はハードワイヤ（直接短絡）することができ、あ
るいはＬ１５及びＬ１６をそれぞれ出力Ｚとトランジス
タＭ１の左側ドレーン間及び出力ＺとトランジスタＭ４
の右側ドレーン間に配置することができる。表１に１個
の基本セルに対してさまざまなＭＰＧＡ基本機能を実施
するのに必要な接続のリストを示す。表２は２個の基本
セルに適用される。これら全ての機能におけるＭＰＧＡ
に対する直接１対１対応を示す。表記されていないが、
ＭＰＧＡと同じ手段を有するのはＥＸＣＬＵＳＩＶＥ−
ＮＯＲ、ＥＸＣＬＵＳＩＶＥ−ＯＲ、ＰＡＳＳＧＡＴＥ
、ＬＡＴＣＨＥＳ、及びＦＬＩＰ−ＦＬＯＰである。
【００４１】
【表１】
【００４２】
【表２】
【００４３】図５は図４の基本セルの強化バージョンを
示す。それは基本セルプラス２個の付加トランジスタＭ
５、Ｍ６からなっている。（１個の基本セル及び３個の
付加トランジスタとすることもできる。）トランジスタ
によりセルプログラミング後のテスト中に、各基本セル
の出力（Ｘ、ＹもしくはＺ）を観察することができる。 ＤＳＥＬ、Ｄｘ　及びＤｙ　の方向は反転することがで
きる。
【００４４】図６に２個の付加データ転送トランジスタ
Ｍ７、Ｍ８を有する図４の基本セルの別の実施例を示す
。（トランジスタはこれよりも多くても少くてもよい。 ）トランジスタＭ７及びＭ８によりメモリ手段（単ポー
トＲＡＭ、二重ポートＲＡＭもしくはＲＯＭ）が可能と
なる。基本セルがメモリ素子として構成されていなけれ
ば、ワード線（ＷＬ）及びビット線（ＢＬ及び反転ＢＬ
）は正規相互接続トラックとして使用される。ＷＬ及び
ＢＬの方向は逆にすることができる。テスト及びメモリ
トランジスタを基本セルと結合して他の有用な実施例を
形成することができる。
【００４５】図７は（例えば図４の）基本セルをレーザ
プログラミングとコンパチブルなアレイ構成とすること
ができる一方法を示す。（水平及び垂直方向は任意に指
定される。）対向ローは同じ水平トラックセットを共有
する入出力線を有し、ルーティングのアクセス性及び効
率が向上する。１次出力線ｘは（少くとも４行の基本セ
ルによりアクセス可能な）付近のローへ延在していて、
やはりルーティングアクセス性及び効率が向上する。水
平及び垂直方向のセグメント化されたオフセットトラッ
ク（図示せぬ）により利用率及びルーティング効率が向
上される。これらのセグメントは各ブレークポイントに
おいてアンチヒューズにより終端同志が接続される。並
列トラックのブレークポイントは基本セル寸法の倍数だ
けオフセットされる。予め製造されたレーザプログラマ
ブルアンチヒューズ素子を有する代表的なコンフィギュ
アブル／プログラマブルＩＣにおいて、ウェーハは最初
に完全に処理される。ユーザはネットリスト、回路図も
しくは論理図入力により所望の機能／論理を指定する。 レーザプログラミングシステムは次に入力を所望機能を
実施するための１組の適切な相互接続へ変換する。次に
、相互接続ルーティングは接続すべき１組のアンチヒュ
ーズ位置へ変換され、レーザがＸＹ位置へ駆動されてプ
ログラミングを行う。
【００４６】図８に図４の基本セルの別の実施例を示す
。さまざまな点で４個のＭＯＳトランジスタＭ１〜Ｍ４
に接続されている入力（Ａ−Ｂ）及び出力（Ｃ−Ｈ）は
（プログラマブルゲートアレイ上の物理的レイアウトに
おいて）転送線Ｘ、Ｙ、Ｚに直角である。アンチヒュー
ズＬ１〜Ｌ１６は複雑な論理結合が実現され、且つ転送
線及び入力を利用してより複雑な論理機能が得られるよ
うにプログラムすることができる。
【００４７】好ましくは、前記アンチヒューズ素子は５
００℃よりも低温でチタン層間におよそ３０〜４００ｎ
ｍ厚のアンチヒューズ層を堆積させて製造した素子を含
み、前記アンチヒューズ層はストイチオメトリックもし
くはオフストイチオメトリックアモルファスベース絶縁
材層を有し、素子は電気もしくはエネルギビーム手段に
より５００℃を越えて前記アンチヒューズ層を加熱する
とチタン及び二酸化ケイ素層間に化学還元反応が生じて
ＴｉＯ、Ｔｉ２　Ｏ３、Ｔｉ３　Ｏ５　及び／もしくは
ＴｉＯ２　よりも多量のＴｉ５　Ｓｉ３　、ＴｉＳｉ及
び／もしくはＴｉＳｉ２　が得られ、前記チタン層間に
導電性化合物が生じてそれが実質的に短絡回路を構成す
るようにされる。
【００４８】本発明を実施例について説明してきたが、
開示は制約的意味に解釈されるべきものではない。同業
者ならば前記開示を読めばさまざまな変更や修正が明白
になるものと思われる。従って、特許請求の範囲には本
発明の真の精神及び範囲に入る全ての変更及び修正が含
まれるものとする。
【図面の簡単な説明】
【図１】選定トランジスタを付随する基本的アンチヒュ
ーズセルの略図。
【図２】本発明のアンチヒューズメモリセルの断面図。
【図３】酸素、シリコン、及びチタン間の反応の相図。
【図４】レーザプログラマブルゲートアレイ基本セルの
回路図。
【図５】テストトランジスタを付随する図４のレーザプ
ログラマブルゲートアレイ基本セルの回路図。
【図６】メモリトランジスタを付随する図４のレーザプ
ログラマブルゲートアレイ基本セルの回路図。
【図７】レーザプログラマブルゲートアレイアーキテク
チュアの回路図。
【図８】別のレーザプログラマブルゲートアレイ基本セ
ルの回路図。
【符号の説明】
１０　　アンチヒューズメモリセル １２　　アンチヒューズ素子 １４　　リードトランジスタ １６　　プログラム／リードプロダクトターム信号線１
８　　入力ターム信号線 ２０　　デバイス ２２　　絶縁体 ２４　　第１の金属層 ２６　　金属シリサイド層 ２８　　コンタクトホール ３０　　アンチヒューズ層 ３２　　第２の金属シリサイド層 ３４　　第２の金属層 Ｍ１〜Ｍ４　　ＭＯＳトランジスタ Ａ，Ｂ　　入力 Ｘ，Ｙ，Ｚ　　出力 Ｌ１〜Ｌ１６　　アンチヒューズ Ｍ５，Ｍ６　　付加トランジスタ Ｍ７，Ｍ８　　トランジスタ ＷＬ　　ワード線 ＢＬ　　ビット線 反転ＢＬ　　ビット線 Ｃ，Ｃ，Ｅ，Ｆ，Ｇ，Ｈ　　出力

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】　　コンタクト開孔が作られる前の点まで
    従来の製法を使用してアンチヒューズ半導体デバイスを
    製造する方法において、該製造方法は次の工程、すなわ
    ち、チタンもしくは他の耐熱金属もしくは金属ケイ化物
    の第１の層を堆積且つパターン化し、絶縁体を堆積し、
    ビアコンタクト開口を介して金属をエッチングし、アモ
    ルファスシリコンベース絶縁体層を含むアンチヒューズ
    層を５００℃よりも低温でおよそ３０〜４００ｎｍだけ
    堆積し、前記アンチヒューズ層をマスキング及びエッチ
    ングし、第２の耐熱金属もしくは金属ケイ化物層を堆積
    する、工程を含むアンチヒューズ半導体デバイス製造方
    法。
  2. 【請求項２】　　請求項１記載の製造方法において、堆
    積される前記アンチヒューズ層は窒化ケイ素（ＳｉＮｘ
    　、但し０＜ｘ＜１．４）、酸化ケイ素（ＳｉＯｘ　、
    但し０＜ｘ≦２）もしくはシリコンオキシナイトライド
    （ＳｉＯｘ　Ｎｙ　、但し０＜ｘ＜２＜２且つ０＜ｙ＜
    １．４）のストイチオメトリックもしくはオフストイチ
    オメトリックアモルファス層を含む、アンチヒューズ半
    導体デバイス製造方法。
  3. 【請求項３】　　請求項２記載の製造方法において、前
    記アンチヒューズ層の堆積及び組成は電気もしくはエネ
    ルギビーム手段により５００℃を越えて前記アンチヒュ
    ーズ層を加熱すると耐熱金属もしくは金属ケイ化物とシ
    リコンベース層間に化学還元反応が生じて非導電材より
    も多量の導電材が得られ、前記耐熱金属もしくは金属ケ
    イ化物層間に短絡回路を構成する導電性化合物が生じる
    ようにした、アンチヒューズ半導体デバイス製造方法。
  4. 【請求項４】　　請求項１記載の製造方法において、第
    １及び／もしくは第２の耐熱金属もしくは金属ケイ化物
    層の堆積は、チタン、チタン−タングステン、タンタル
    、もしくはチタン、チタン−タングステンもしくはタン
    タルの組合せの堆積を含む、アンチヒューズ半導体デバ
    イス製造方法。
  5. 【請求項５】　　請求項１記載の方法において、さらに
    、前記第１の耐熱金属もしくは金属ケイ化物層を堆積す
    る前に第１の金属層を堆積する工程を含む、アンチヒュ
    ーズ半導体デバイス製造方法。
  6. 【請求項６】　　請求項１記載の製造方法において、さ
    らに、前記第１の耐熱金属もしくは金属ケイ化物層を堆
    積する前に第１の金属層を堆積し、第１のチタンもしく
    は他の耐熱金属もしくは金属ケイ化物層を堆積した後で
    前記第１の金属をマスキング及びエッチングする工程を
    含む、アンチヒューズ半導体デバイス製造方法。
  7. 【請求項７】　　請求項１記載の製造方法において、前
    記第１の耐熱金属もしくは金属ケイ化物層は５０ｎｍよ
    りも厚く堆積される、アンチヒューズ半導体デバイス製
    造方法。
  8. 【請求項８】　　請求項１記載の製造方法において、さ
    らに、絶縁体の堆積後に所要の平坦化層を堆積する工程
    を含む、アンチヒューズ半導体デバイス製造方法。
  9. 【請求項９】　　請求項１記載の製造方法において、シ
    リコンベース絶縁体層の堆積は前記絶縁体層内の過剰シ
    リコンがおよそ０〜９８％の範囲であるように行われる
    、アンチヒューズ半導体デバイス製造方法。
  10. 【請求項１０】　　請求項１記載の製造方法において、
    前記第２のチタン、もしくは他の耐熱金属もしくは金属
    ケイ化物層は５０ｎｍよりも厚く堆積される、アンチヒ
    ューズ半導体デバイス製造方法。
  11. 【請求項１１】　　請求項１記載の製造方法において、
    さらに、前記第２のチタンもしくは他の耐熱金属もしく
    は金属ケイ化物層の堆積後に、第２の金属層を堆積し、
    その後従来の工程により前記第２の金属層をマスキング
    及びエッチングする工程を含む、アンチヒューズ半導体
    デバイス製造方法。
  12. 【請求項１２】　　請求項１１記載の製造方法において
    、さらに、前記第２の金属層と第３の金属層間にアンチ
    ヒューズ層を堆積する工程を含む、アンチヒューズ半導
    体デバイス製造方法。
  13. 【請求項１３】　　コンタクト開孔を作る点まで従来の
    製造方法を使用した後アンチヒューズ半導体デバイスを
    製造する方法において、該製造方法は次の工程、すなわ
    ち、第１のチタン層を５０ｎｍよりも厚く堆積し、絶縁
    体を堆積し、コンタクト開口を介して金属エッチングし
    、アモルファスシリコンベース絶縁体層を含むアンチヒ
    ューズ層を５００℃よりも低温でおよそ３０〜４００ｎ
    ｍだけ堆積し、前記アンチヒューズ層をマスキング及び
    エッチングし、第２のチタン層を５０ｎｍよりも厚く堆
    積する、工程を含むアンチヒューズ半導体デバイス製造
    方法。
  14. 【請求項１４】　　ゲートアレイデバイスにおいて、該
    デバイスは複数個のＭＯＳトランジスタと、複数の電源
    線と、複数の入出力線と、ＭＯＳトランジスタ、入出力
    線及び電源線に接続配置された複数のアンチヒューズ素
    子を含み、選定アンチヒューズ素子をプログラミングす
    ることによりＭＯＳトランジスタは入力線と出力線間に
    論理機能を生じるように構成することができ、前記論理
    機能はＮＯＲ、ＮＡＮＤ、ＮＯＴ、パスゲート、及びＮ
    ＯＲ、ＮＡＮＤ、ＮＯＴ及びパスゲートの一部もしくは
    組合せを含む、ゲートアレイデバイス。
  15. 【請求項１５】　　請求項１４記載のデバイスにおいて
    、アンチヒューズ素子は５００℃よりも低温においてチ
    タン層間におよそ３０〜４００ｎｍ厚さのアンチヒュー
    ズ層を堆積して製造された素子を含み、前記アンチヒュ
    ーズ層はストイチオメトリックもしくはオフストイチオ
    メトリックアモルファスシリコンベース絶縁体層を有し
    、電気もしくはエネルギビーム手段により前記アンチヒ
    ューズ層を５００℃を越えて加熱するとチタン及び二酸
    化ケイ素層間に化学還元反応が生じてＴｉＯ、Ｔｉ２　
    Ｏ３　、Ｔｉ３　Ｏ５　及び／もしくはＴｉＯ２　より
    も多量のＴｉ５　Ｓｉ３　、ＴｉＳｉ及び／もしくはＴ
    ｉＳｉ２　が得られ、前記チタン層間に実質的に短絡回
    路を構成する導電性化合物が生じるようにした、ゲート
    アレイデバイス。
  16. 【請求項１６】　　請求項１４記載のデバイスにおいて
    、さらに、少くとも１本の出力線を観察してデバイスの
    テストを強化できるようにする少くとも１個のトランジ
    スタを具備する、ゲートアレイデバイス。
  17. 【請求項１７】　　請求項１４記載のデバイスにおいて
    、さらに、双安定ラッチとして交差結合する時にＭＯＳ
    トランジスタによりメモリセルを実施することができる
    少くとも１個のデータ転送トランジスタを具備し、デー
    タ転送トランジスタはワード線により制御される共通ゲ
    ート及びデータ転送トランジスタのドレーン及びソース
    をさまざまな方法で入出力線、ビット線及びワード線へ
    接続することができるアンチヒューズ素子を有している
    、ゲートアレイデバイス。
  18. 【請求項１８】　　ゲートアレイデバイスにおいて、該
    デバイスは、複数個のＭＯＳトランジスタと、複数の電
    源線と、複数の第１の入出力線と、第１のＭＯＳトラン
    ジスタと第１の入出力線と電源線に接続配置された複数
    の第１のアンチヒューズ素子であって選定された第１の
    アンチヒューズ素子をプログラミングすることにより第
    １のＭＯＳトランジスタは入出力線間に論理機能を生じ
    るように構造することができ前記論理機能はＮＯＲ、Ｎ
    ＡＮＤ、ＮＯＴ、パスゲート及びＮＯＲ、ＮＡＮＤ、Ｎ
    ＯＴ及びパスゲートの一部もしくは組合せを含む複数の
    第１のアンチヒューズ素子と、複数の第２のＭＯＳトラ
    ンジスタと、複数の第２の入出力線と、第２のＭＯＳト
    ランジスタと第２の入出力線と電源線に接続配置された
    複数の第２のアンチヒューズ素子であって選定された第
    １のアンチヒューズ素子をプログラミングすることによ
    り第１のＭＯＳトランジスタは入出力線間に論理機能を
    生じるように構成することができ、前記論理機能はＮＯ
    Ｒ、ＮＡＮＤ、ＮＯＴ、パスゲート及びＮＯＲ、ＮＡＮ
    Ｄ、ＮＯＴ、パスゲートの一部もしくは組合せからなる
    複数の第２のアンチヒューズ素子と、前記複数の第１及
    び第２のＭＯＳトランジスタ及び入出力線を相互接続し
    て複雑な論理の組合せ及び広範な論理機能を構成できる
    ようにする手段、を具備するゲートアレイデバイス。
  19. 【請求項１９】　　ゲートアレイデバイスにおいて、該
    デバイスは、第１及び第２のＭＯＳトランジスタはＰ−
    チャネルであり第３及び第４のＭＯＳトランジスタはｎ
    −チャネルである第１〜第４のＭＯＳトランジスタであ
    って第１及び第３のＭＯＳトランジスタのゲート電極は
    第１の入力線と共通とされ第２及び第４のＭＯＳトラン
    ジスタのゲート電極は第２の入力線と共通とされ、第１
    及び第２のＭＯＳトランジスタは第２のＭＯＳトランジ
    スタのソース及び第１の出力線に接続された第１のＭＯ
    Ｓトランジスタのドレーンを有し、第３及び第４のＭＯ
    Ｓトランジスタは第４のＭＯＳトランジスタのソース及
    び第２の出力線に接続された第３のＭＯＳトランジスタ
    のドレーンを有し、第３の出力線が第１のＭＯＳトラン
    ジスタのソースと接続され、第４の出力線が第２のＭＯ
    Ｓトランジスタのドレーンに接続され、第５の出力線が
    第３のＭＯＳトランジスタのソースに接続され、第６の
    出力線が第４のＭＯＳトランジスタのドレーンに接続さ
    れている第１〜第４のＭＯＳトランジスタと、前記第１
    及び第２の入力線及び第１〜第６の出力線に直角な複数
    の転送及び電力線と、選定されたアンチヒューズ素子を
    プログラミングすることにより転送線と、電源線と、第
    １及び第２の入力線と、第１〜第６の出力線間にさまざ
    まな組合せの接続を独立に確立することができる複数の
    アンチヒューズ素子を含む、ゲートアレイデバイス。
  20. 【請求項２０】　　請求項１９記載のデバイスにおいて
    、選定アンチヒューズ素子のプログラミングはＭＯＳト
    ランジスタが入出力線間に論理機能を生じるように構成
    することができ、前記論理機能はＮＯＲ、ＮＡＮＤ、Ｎ
    ＯＴ、パスゲート及びＮＯＲ、ＮＡＮＤ、ＮＯＴ及びパ
    スゲートの一部もしくは組合せを含むようにした、ゲー
    トアレイデバイス。
  21. 【請求項２１】　　請求項１９記載のデバイスにおいて
    、アンチヒューズ素子は５００℃よりも低温においてチ
    タン層間におよそ３０〜４００ｎｍ厚のアンチヒューズ
    層を堆積して製造され、前記アンチヒューズ層はストイ
    チオメトリックもしくはオフストイチオメトリックアモ
    ルファス酸化ケイ素層を有し、電気もしくはエネルギビ
    ーム手段により前記アンチヒューズ層を５００℃を越え
    て加熱することによりチタン及び二酸化ケイ素層間に化
    学還元反応が生じてＴｉＯ、Ｔｉ２　Ｏ３　、Ｔｉ３　
    Ｏ５　及び／もしくはＴｉＯ２　よりも多量のＴｉ５　
    Ｓｉ３　、ＴｉＳｉ及び／もしくはＴｉＳｉ２　が得ら
    れ、前記チタン層間に実質的に短絡回路を構成する導電
    性化合物が生じるようにした、ゲートアレイデバイス。
  22. 【請求項２２】　　アンチヒューズ構造を有する改良型
    プログラマブル集積回路において、５００℃よりも低温
    においてチタン層間におよそ３０〜４００ｎｍ厚のアン
    チヒューズ層を堆積することにより製造された複数個の
    アンチヒューズ素子を含み、前記アンチヒューズ層はア
    モルファスシリコンベース絶縁体層を有し、電気もしく
    はエネルギビーム手段により前記アンチヒューズ層を５
    ００℃を越えて加熱することによりチタン及び二酸化ケ
    イ素層間に化学還元反応が生じてＴｉＯ、Ｔｉ２　Ｏ３
    　、Ｔｉ３　Ｏ５　及び／もしくはＴｉＯ２　よりも多
    量のＴｉ５　Ｓｉ３　、ＴｉＳｉ及び／もしくはＴｉＳ
    ｉ２　が得られ、前記チタン層間に実質的に短絡回路を
    構成する導電性化合物が生じるようにした、ゲートアレ
    イデバイス。
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