JPH04318512A - Thin film transistor type liquid crystal display device - Google Patents
Thin film transistor type liquid crystal display deviceInfo
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- JPH04318512A JPH04318512A JP3085534A JP8553491A JPH04318512A JP H04318512 A JPH04318512 A JP H04318512A JP 3085534 A JP3085534 A JP 3085534A JP 8553491 A JP8553491 A JP 8553491A JP H04318512 A JPH04318512 A JP H04318512A
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明は、薄膜トランジスタ型液
晶表示装置、特に電極パターン及び駆動方法に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor type liquid crystal display device, and particularly to an electrode pattern and a driving method.
【0002】0002
【従来の技術】従来、この分野の技術としては例えば「
EID90−6,ED90−35,IE90−15,1
0.4型カラーTFT−LCDの開発」に記載されたも
のが知られている。図8は前記文献に記載された従来の
薄膜トランジスタ(以下、「TFT」という)の一部断
面図である。[Prior Art] Conventionally, as a technology in this field, for example,
EID90-6, ED90-35, IE90-15, 1
The one described in ``Development of 0.4-inch color TFT-LCD'' is known. FIG. 8 is a partial cross-sectional view of a conventional thin film transistor (hereinafter referred to as "TFT") described in the above-mentioned document.
【0003】図に示すように、ゲート電極32上にゲー
ト絶縁膜34、半導体層35、オーミック層36と続き
、その上に信号電極であるソース−ドレイン電極37が
設けられる。画素電極33の位置はソース−ドレイン電
極37より下の場合もあり、上の場合もあるが、これは
各社の着目する点が異なるだけで全体のTFT構造とし
ては大きく変わらない。そして、最後にパッシベーショ
ン膜38が設けられる。さらに、このTFTにおいては
、ゲート電極をAl,Taの2層構造とすることにより
ゲートパルス遅延によって生じる画像のにじみ等を防い
でいた。As shown in the figure, a gate insulating film 34, a semiconductor layer 35, and an ohmic layer 36 are successively formed on a gate electrode 32, and a source-drain electrode 37, which is a signal electrode, is provided thereon. The position of the pixel electrode 33 may be below or above the source-drain electrode 37, but this only differs in the focus of each company and does not significantly change the overall TFT structure. Finally, a passivation film 38 is provided. Furthermore, in this TFT, the gate electrode has a two-layer structure of Al and Ta to prevent image blurring caused by gate pulse delay.
【0004】0004
【発明が解決しようとする課題】しかしながら、上記構
成の薄膜トランジスタ型液晶表示装置においては、ゲー
トパルス遅延に対する効果はあるが、映像信号の入るド
レイン電極上には、常に何らかの電圧が印加されており
、そのことによって生じるドレイン電極−対向電極間の
電位変動が液晶分子を駆動してしまい、光漏れとなる。
このことの対策としては、対向電極側にブラックマスク
層を形成し、この光漏れを遮るようにするのが一般的に
行われているが、ブラックマスク層を形成するため、ど
うしても開口率が小さくなってしまうという問題点があ
った。However, although the thin film transistor type liquid crystal display device having the above structure has an effect on gate pulse delay, some voltage is always applied to the drain electrode into which the video signal is input. The resulting potential fluctuation between the drain electrode and the counter electrode drives the liquid crystal molecules, resulting in light leakage. As a countermeasure for this, it is common practice to form a black mask layer on the counter electrode side to block this light leakage, but since the black mask layer is formed, the aperture ratio is inevitably small. There was a problem with this.
【0005】また、この光漏れはそのような対策によっ
て防ぐことができたとしても、ドレイン電極と画素電極
の間に生じる電位変動は防ぎようがない。すなわち、一
旦、ゲートパルスによりドレイン電極上の電圧を書き込
まれた画素電極のすぐ横にドレイン電極があり、そのド
レイン電極に常に何らかの電圧が印加されているので、
ドレイン電極−画素電極間の容量結合による画素電位変
動もあり、また、一般的に画素電極電位の正・負レベル
の中心値はTFTのゲート−ソース間容量によって引き
起こされる電圧降下により、ドレイン電圧の正・負レベ
ルの中心値より低くなるので、ドレイン電極−画素電極
間にはDC成分の電圧が常にかかった状態となる。そし
て、液晶にDC成分がかかってしまうと、劣化が著しく
なり信頼性がなくなるので、それを防ぐために対向電極
電圧を前記電圧降下に対応して低めに設定することが行
われているが、それを行うと画素電極−対向電極間の液
晶にはDC成分が加わらなくなるものの、今度はドレイ
ン電極−対向電極間の液晶にDC成分が加わってしまい
液晶が劣化するという問題点があった。Furthermore, even if this light leakage can be prevented by such measures, it is impossible to prevent potential fluctuations occurring between the drain electrode and the pixel electrode. In other words, the drain electrode is located right next to the pixel electrode to which the voltage on the drain electrode has been written by the gate pulse, and some voltage is always applied to the drain electrode.
There is also a pixel potential fluctuation due to capacitive coupling between the drain electrode and the pixel electrode, and in general, the center value of the positive and negative levels of the pixel electrode potential is caused by the voltage drop caused by the gate-source capacitance of the TFT. Since it is lower than the center value of the positive and negative levels, a DC component voltage is always applied between the drain electrode and the pixel electrode. If a DC component is applied to the liquid crystal, the deterioration will be significant and reliability will be lost.To prevent this, the counter electrode voltage is set to be low in accordance with the voltage drop. When this is done, a DC component is no longer added to the liquid crystal between the pixel electrode and the counter electrode, but a DC component is added to the liquid crystal between the drain electrode and the counter electrode, causing the liquid crystal to deteriorate.
【0006】本発明は、上記従来の問題点を解決して、
開口率が大きく、液晶の劣化の少ない、表示品質、信頼
性共に優れた薄膜トランジスタ型液晶表示装置を提供す
ることを目的とする。The present invention solves the above-mentioned conventional problems, and
It is an object of the present invention to provide a thin film transistor type liquid crystal display device with a large aperture ratio, little deterioration of liquid crystal, and excellent display quality and reliability.
【0007】[0007]
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、複数のゲート電極と、ゲート電極と交
差する複数のドレイン電極と、その交差部に設けられた
薄膜トランジスタと、薄膜トランジスタに接続された画
素電極とを有する薄膜トランジスタ基板と、液晶を挟ん
で薄膜トランジスタ基板と対向する対向電極基板とを備
えた薄膜トランジスタ型液晶表示装置において、薄膜ト
ランジスタ基板は、ドレイン電極上に形成された絶縁膜
と、絶縁膜膜上に形成され、かつ対向電極基板の対向電
極と同程度の電圧が入力される遮蔽電極と、n番目のゲ
ートパルスのオン時にドレイン電極上の電圧をn番目の
画素電極に書込む主トランジスタと、n−1番目のゲー
トパルスのオン時に遮蔽電極上の電圧をn番目の画素に
書込む副トランジスタとを備えるように構成した。[Means for Solving the Problems] In order to solve the above problems, the present invention provides a plurality of gate electrodes, a plurality of drain electrodes intersecting with the gate electrodes, a thin film transistor provided at the intersection, and a thin film transistor. In a thin film transistor type liquid crystal display device including a thin film transistor substrate having a pixel electrode connected to the pixel electrode and a counter electrode substrate facing the thin film transistor substrate with a liquid crystal in between, the thin film transistor substrate has an insulating film formed on the drain electrode and an insulating film formed on the drain electrode. , a shield electrode formed on the insulating film and into which a voltage similar to that of the counter electrode of the counter electrode substrate is input, and a voltage on the drain electrode is written to the n-th pixel electrode when the n-th gate pulse is turned on. A main transistor that writes the voltage on the shield electrode to the n-th pixel when the (n-1)th gate pulse is turned on is provided.
【0008】[0008]
【作用】本発明によれば、以上のように薄膜トランジス
タ型液晶表示装置を構成したので、ドレイン電極−対向
電極間は遮蔽電極によって遮蔽される。したがって、ド
レイン電極−対向電極間に電位差が生じても、遮蔽電極
によってドレイン電圧が遮蔽されるので、それらの電極
間にDC成分が発生しなくなり、ドレイン電極上の液晶
がオンしなくなる。According to the present invention, since the thin film transistor type liquid crystal display device is constructed as described above, the space between the drain electrode and the counter electrode is shielded by the shield electrode. Therefore, even if a potential difference occurs between the drain electrode and the counter electrode, the drain voltage is shielded by the shielding electrode, so no DC component is generated between these electrodes, and the liquid crystal on the drain electrode is not turned on.
【0009】また、n−1番目のゲートパルスのオン時
に遮蔽電極上の電圧がn番目の画素電極に書込まれ、n
番目のゲートパルスのオン時にドレイン電極上の電圧が
n番目の画素電極に書込まれる。Furthermore, when the n-1th gate pulse is turned on, the voltage on the shield electrode is written to the nth pixel electrode, and
When the th gate pulse is turned on, the voltage on the drain electrode is written to the n th pixel electrode.
【0010】0010
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図1は本発明の実施例における
薄膜トランジスタ基板の平面図である。図に示すように
、ゲート電極1とドレイン電極2が交差する部分に半導
体層3を介して主トランジスタが設けられており、ゲー
トパルスによりソース電極4にドレイン電極2上の電圧
信号が書き込まれるようになっている。ソース電極4は
画素電極5と電気的に第1コンタクトホール6で接続さ
れており、ソース電圧波形は、そのまま画素電圧波形と
なる。Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a plan view of a thin film transistor substrate in an embodiment of the present invention. As shown in the figure, a main transistor is provided at the intersection of the gate electrode 1 and the drain electrode 2 via the semiconductor layer 3, and the voltage signal on the drain electrode 2 is written to the source electrode 4 by the gate pulse. It has become. The source electrode 4 is electrically connected to the pixel electrode 5 through the first contact hole 6, and the source voltage waveform becomes the pixel voltage waveform as it is.
【0011】一方、同じゲート電極1とドレイン電極2
の交差部に副トランジスタが設けられており、ゲート電
極1により次のラインの画素電極5に遮蔽電極7の電圧
を書き込めるような構成となっている。副トランジスタ
は第1補助電極8と第2補助電極10間で形成されてお
り、各々遮蔽電極7、画素電極5と第2コンタクトホー
ル9、第3コンタクトホール11を通して電気的に接続
されている。On the other hand, the same gate electrode 1 and drain electrode 2
A sub-transistor is provided at the intersection of the lines, and the configuration is such that the voltage of the shield electrode 7 can be written into the pixel electrode 5 of the next line by the gate electrode 1. The sub-transistor is formed between the first auxiliary electrode 8 and the second auxiliary electrode 10, and is electrically connected to the shield electrode 7 and the pixel electrode 5 through the second contact hole 9 and the third contact hole 11, respectively.
【0012】また、遮蔽電極7は全ドレイン電極上に、
ドレイン電極2の幅よりやや広く形成されている。図2
は本発明の実施例における薄膜トランジスタ基板の主ト
ランジスタ部(図1のA−A′)の断面図である。本実
施例ではゲート電極1を陽極化成し、ゲート陽極酸化膜
12を形成している。ただし、この膜は主としてゲート
電極−ドレイン電極間ショートを防ぐ目的のものであっ
て、本発明に不可欠な要素ではない。そして、その上に
ゲート絶縁膜13が全面にわたって形成されており、さ
らにその上に半導体層3、オーミック接合層15と形成
されている。また、その上にドレイン電極2とソース電
極4が形成されており、その上に中間絶縁膜16が第1
コンタクトホール6に穴を開けた状態で形成されており
、さらにその第1コンタクトホール6によってソース電
極4と画素電極5が電気的に接続されている。そして、
最終的にはパッシベーション膜17が形成されているが
、これも本発明に不可欠な要素ではないので、なくても
よい。[0012] Furthermore, the shielding electrode 7 is provided on all the drain electrodes.
It is formed slightly wider than the width of the drain electrode 2. Figure 2
1 is a sectional view of a main transistor portion (A-A' in FIG. 1) of a thin film transistor substrate in an embodiment of the present invention. In this embodiment, the gate electrode 1 is anodized to form a gate anodic oxide film 12. However, this film is mainly for the purpose of preventing short circuit between the gate electrode and the drain electrode, and is not an essential element of the present invention. A gate insulating film 13 is formed over the entire surface, and a semiconductor layer 3 and an ohmic contact layer 15 are further formed on top of this. Further, a drain electrode 2 and a source electrode 4 are formed thereon, and an intermediate insulating film 16 is formed thereon.
A contact hole 6 is formed, and the source electrode 4 and the pixel electrode 5 are electrically connected through the first contact hole 6. and,
Although a passivation film 17 is finally formed, this is also not an essential element of the present invention, so it may be omitted.
【0013】なお、遮蔽電極7を画素電極5と同一材料
(例、ITO)で同時に形成すれば、マスク数が増える
ことがないため、工程が複雑化しない。図3は本発明の
実施例における薄膜トランジスタ基板の副トランジスタ
部の(図1のB−B′)断面図である。遮蔽電極7は第
2コンタクトホール9によって第1補助電極8と導通し
ている。第1補助電極8は第2補助電極10との間にト
ランジスタとなって形成されており、ゲート電極1がそ
のスイッチングゲートとなっている。そして、その第2
補助電極10は、第3コンタクトホール11によって画
素電極5と電気的に接続されている。ここで、第1補助
電極8はドレイン電極2と同時に形成することができる
。Note that if the shield electrode 7 and the pixel electrode 5 are formed at the same time using the same material (eg, ITO), the number of masks will not increase, and the process will not be complicated. FIG. 3 is a sectional view (BB' in FIG. 1) of the sub-transistor portion of the thin film transistor substrate in the embodiment of the present invention. The shielding electrode 7 is electrically connected to the first auxiliary electrode 8 through the second contact hole 9 . A transistor is formed between the first auxiliary electrode 8 and the second auxiliary electrode 10, and the gate electrode 1 serves as its switching gate. And the second
The auxiliary electrode 10 is electrically connected to the pixel electrode 5 through a third contact hole 11. Here, the first auxiliary electrode 8 can be formed simultaneously with the drain electrode 2.
【0014】図4は本発明の実施例による薄膜トランジ
スタ型液晶表示装置の1画素あたりの等価回路図である
。図に示すように、n番目のゲート電極19とドレイン
電極2の交差部には、ドレイン電極信号を書き込むため
の主トランジスタ22があり、n−1番目のゲート電極
18とドレイン電極2の交差部には、遮蔽電極信号を書
き込むための副トランジスタ21がある。また、画素電
極5はこれら主・副トランジスタに接続され、液晶層は
液晶抵抗23と液晶容量24の並列回路で表現される。
そして、液晶層の対向側には遮蔽電極7に電気的に接続
された対向電極25がある。FIG. 4 is an equivalent circuit diagram of one pixel of a thin film transistor type liquid crystal display device according to an embodiment of the present invention. As shown in the figure, there is a main transistor 22 for writing a drain electrode signal at the intersection of the n-th gate electrode 19 and the drain electrode 2, and a main transistor 22 for writing a drain electrode signal is located at the intersection of the n-1th gate electrode 18 and the drain electrode 2. There is a sub-transistor 21 for writing a shield electrode signal. Further, the pixel electrode 5 is connected to these main and sub transistors, and the liquid crystal layer is represented by a parallel circuit of a liquid crystal resistor 23 and a liquid crystal capacitor 24. A counter electrode 25 electrically connected to the shield electrode 7 is provided on the opposite side of the liquid crystal layer.
【0015】図において、n番目の画素電極5は、n−
1番目のゲート電極18がオンした時に、副トランジス
タ21を介して対向電極25の電圧が遮蔽電極信号とし
て書き込まれ、n番目のゲート電極19がオンした時に
、主トランジスタ22を介してドレイン電極信号が書き
込まれる。図5は本発明の実施例による薄膜トランジス
タ型液晶表示装置の駆動方法を示す説明図である。また
、図6はその駆動方法によって得られる画素電圧波形図
である。In the figure, the nth pixel electrode 5 is n-
When the first gate electrode 18 is turned on, the voltage of the counter electrode 25 is written as a shield electrode signal through the sub-transistor 21, and when the n-th gate electrode 19 is turned on, the drain electrode signal is written through the main transistor 22. is written. FIG. 5 is an explanatory diagram showing a method for driving a thin film transistor type liquid crystal display device according to an embodiment of the present invention. Moreover, FIG. 6 is a pixel voltage waveform diagram obtained by this driving method.
【0016】まず、図5(a)に示されているドレイン
電圧波形26は1ライン毎に正・負反転され、かつ1フ
レーム毎にさらにに正・負反転されている。これは一般
的に行われている駆動方法で、フリッカ、輝度傾斜に有
効な方法であるが、この1ライン毎に反転をしなければ
、本発明がその効果を奏しないというわけではなく、1
フレーム反転のみでも何ら支障はない。First, the drain voltage waveform 26 shown in FIG. 5(a) is inverted between positive and negative every line, and further inverted between positive and negative every frame. This is a commonly used driving method and is an effective method for reducing flicker and brightness gradient. However, this does not mean that the present invention will not be effective unless the inversion is performed for each line.
There is no problem even if the frame is simply inverted.
【0017】次に、対向電圧波形27は、ドレイン電圧
の正・負レベルの中心値よりやや下めに設定されている
。これはTFTのゲート電極−ソース電極間の寄生容量
に起因してソース、すなわち画素電圧波形がゲートオフ
時にシフトダウンするので、ドレイン電圧の正・負レベ
ルの中心値に設定すると画素電極と対向電極間の液晶に
DC電圧がかかり液晶が劣化してしまうからである。
ここで注意すべき点は、この対向電圧の低めの設定ゆえ
に、ドレイン電極2と対向電極25の間には、常にDC
成分が生じることである。しかしながら、本発明ではド
レイン電極2上に遮蔽電極7があるので、ドレイン電圧
の変動は遮蔽電極7で遮蔽され、かつその遮蔽電極7に
は、対向電圧波形27と同じ信号が入るので、ドレイン
配線上の液晶には何ら電位差は生じず、DC成分は生じ
ることはない。Next, the counter voltage waveform 27 is set slightly below the center value of the positive and negative levels of the drain voltage. This is because the source, that is, the pixel voltage waveform, shifts down when the gate is turned off due to the parasitic capacitance between the gate electrode and the source electrode of the TFT. This is because a DC voltage is applied to the liquid crystal, causing the liquid crystal to deteriorate. What should be noted here is that due to the low setting of this counter voltage, there is always a DC voltage between the drain electrode 2 and the counter electrode 25.
component is generated. However, in the present invention, since the shield electrode 7 is provided on the drain electrode 2, fluctuations in the drain voltage are shielded by the shield electrode 7, and since the same signal as the counter voltage waveform 27 is input to the shield electrode 7, the drain wiring No potential difference is generated in the upper liquid crystal, and no DC component is generated.
【0018】次に、図5(b)に示されているゲート電
圧波形は、ドレイン電圧波形の1ライン期間よりもΔt
短いτn−1 の幅を有している。以下、図5及び図6
を参照して本発明の実施例による薄膜トランジスタ型液
晶表示装置の駆動方法を説明する。n番目の画素につい
て述べると、まず、時刻tn−1 においてn−1番目
のゲートがオンすると、対向電圧波形27が画素電極に
書込まれる。次いで、ゲートがオフすると副トランジス
タのゲート電極−ソース電極間の寄生容量により画素電
圧波形がシフトダウンした後、Δtの時間それが保持さ
れる。次に、時刻tn においてn番目のゲートがオン
するとドレイン電極信号が書き込まれ、ゲートがオフす
ると主トランジスタのゲート電極−ソース電極間の寄生
容量により画素電圧波形がシフトダウンする。以後は次
のフレームにおいてn−1番目のゲートがオンするまで
画素電圧が保持される。Next, the gate voltage waveform shown in FIG.
It has a short width of τn-1. Below, Figures 5 and 6
A method of driving a thin film transistor type liquid crystal display device according to an embodiment of the present invention will be described with reference to FIG. Regarding the nth pixel, first, when the n-1th gate is turned on at time tn-1, the counter voltage waveform 27 is written to the pixel electrode. Next, when the gate is turned off, the pixel voltage waveform is shifted down due to the parasitic capacitance between the gate electrode and the source electrode of the sub-transistor, and then maintained for a period of Δt. Next, at time tn, when the nth gate is turned on, a drain electrode signal is written, and when the gate is turned off, the pixel voltage waveform is shifted down due to the parasitic capacitance between the gate electrode and the source electrode of the main transistor. Thereafter, the pixel voltage is held until the n-1th gate is turned on in the next frame.
【0019】このように駆動を行うと、画素電極電位は
正・負いずれの電位であっても1フレームごとに反転さ
れるので、n−1番目のゲートオン時から充・放電が好
ましい方向に起きることになり、そのためn番目のゲー
ト電圧オン時に書込むドレイン電圧信号へと早く到達す
る。すなわち、トランジスタのオン特性を十分にとれる
ことになる。When driving in this way, the pixel electrode potential is inverted every frame, regardless of whether it is positive or negative, so charging and discharging occur in the desired direction from the time the n-1th gate is turned on. Therefore, the drain voltage signal to be written when the nth gate voltage is turned on is quickly reached. In other words, sufficient on-characteristics of the transistor can be obtained.
【0020】また、従来のようにゲートパルス幅を1ラ
インに等しく設定した場合、n番目ゲートパルスに遅延
を生じるとn+1番目ゲートオン時の逆極性のドレイン
信号をn番目のゲートパルスの尾引き時に書き込んでし
まうが、本実施例においては先に述べたようにオン特性
を十分とれることから、n+1番目のドレインパルスが
入るよりわずか前にn番目のゲートをオフすれば、こう
いった誤書込みはなくなる。この時のゲートパルスを早
めにオフする時間はΔtとして示してあるが、この大き
さはTFTの材料、構造、液晶表示装置のサイズ等によ
り様々に異なるので、詳しくは論じない。また、このΔ
tの設定により、トランジスタのオン特性にとっては書
込み時間が少なくなるのでよくないという点が、副トラ
ンジスタと遮蔽電極を用いることにより解決されるので
ある。In addition, when the gate pulse width is set equal to one line as in the conventional case, if a delay occurs in the nth gate pulse, the drain signal of the opposite polarity when the n+1th gate is turned on is changed to the drain signal of the opposite polarity when the nth gate pulse is trailing. However, in this embodiment, as mentioned above, sufficient on-characteristics can be obtained, so if the n-th gate is turned off slightly before the input of the n+1-th drain pulse, such erroneous writing can be avoided. It disappears. The time for turning off the gate pulse early at this time is shown as Δt, but since this value varies depending on the material and structure of the TFT, the size of the liquid crystal display device, etc., it will not be discussed in detail. Also, this Δ
The problem that setting t is not good for the on-characteristics of the transistor because it reduces the write time is solved by using the sub-transistor and the shield electrode.
【0021】図7は本発明の実施例おける薄膜トランジ
スタ基板の電気接続系の説明図である。図に示すように
、遮蔽電極7は基板上に一体に形成されており、かつ対
向電圧信号が印加されているので、これを付加すること
により電気接続系が複雑になることはない。なお、本発
明は上記実施例に限定されるものではなく、本発明の趣
旨に基づき種々の変形が可能であり、それらを本発明の
範囲から排除するものではない。FIG. 7 is an explanatory diagram of an electrical connection system of a thin film transistor substrate in an embodiment of the present invention. As shown in the figure, the shield electrode 7 is integrally formed on the substrate and a counter voltage signal is applied thereto, so the addition of the shield electrode 7 does not complicate the electrical connection system. Note that the present invention is not limited to the above-described embodiments, and various modifications can be made based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
【0022】[0022]
【発明の効果】以上詳細に説明したように、本発明によ
れば、ドレイン電極上に絶縁膜を介して遮蔽電極を設け
、その遮蔽電極に対向電極と同程度の電圧を入力し、そ
の遮蔽電極電圧を副トランジスタで1本前のゲートオン
時に画素電極に書き込ませるようにしたので、次のよう
な効果を奏する。
(1)ドレイン電極−対向電極間のDC成分がゼロにな
るので、液晶が劣化しない。
(2)ドレイン信号により、液晶がオンして光漏れを起
こすことがなくなる。そのため、ブラックマスク層が不
要になるので、開口率が向上する。
(3)トランジスタのオン特性を十分にとることができ
る。そして、ゲートパルスのオフ時刻を次のラインのド
レイン電圧が発生する時刻よりも早く設定すれば、ゲー
トパルス遅延による次ライン信号の誤書込みもなくなる
。As explained in detail above, according to the present invention, a shielding electrode is provided on the drain electrode via an insulating film, and a voltage of the same level as that of the counter electrode is input to the shielding electrode. Since the electrode voltage is written to the pixel electrode by the sub-transistor when the previous gate is turned on, the following effects are achieved. (1) Since the DC component between the drain electrode and the counter electrode becomes zero, the liquid crystal does not deteriorate. (2) The drain signal prevents the liquid crystal from turning on and causing light leakage. Therefore, since the black mask layer is not required, the aperture ratio is improved. (3) Sufficient on-characteristics of the transistor can be obtained. If the off time of the gate pulse is set earlier than the time when the drain voltage of the next line is generated, erroneous writing of the next line signal due to gate pulse delay can be eliminated.
【図1】本発明の実施例における薄膜トランジスタ基板
の平面図である。FIG. 1 is a plan view of a thin film transistor substrate in an embodiment of the present invention.
【図2】本発明の実施例における薄膜トランジスタ基板
の主トランジスタ部の断面図である。FIG. 2 is a cross-sectional view of a main transistor portion of a thin film transistor substrate in an embodiment of the present invention.
【図3】本発明の実施例における薄膜トランジスタ基板
の副トランジスタ部の断面図である。FIG. 3 is a cross-sectional view of a sub-transistor section of a thin film transistor substrate in an embodiment of the present invention.
【図4】本発明の実施例による薄膜トランジスタ型液晶
表示装置の1画素あたりの等価回路図である。FIG. 4 is an equivalent circuit diagram per pixel of a thin film transistor type liquid crystal display device according to an embodiment of the present invention.
【図5】本発明の実施例による薄膜トランジスタ型液晶
表示装置の駆動方法を示す説明図である。FIG. 5 is an explanatory diagram showing a method for driving a thin film transistor type liquid crystal display device according to an embodiment of the present invention.
【図6】本発明の実施例による薄膜トランジスタ型液晶
表示装置の画素電圧波形図である。FIG. 6 is a pixel voltage waveform diagram of a thin film transistor type liquid crystal display device according to an embodiment of the present invention.
【図7】本発明の実施例おける薄膜トランジスタ基板の
電気接続系の説明図である。FIG. 7 is an explanatory diagram of an electrical connection system of a thin film transistor substrate in an embodiment of the present invention.
【図8】従来の薄膜トランジスタ基板の一部断面図であ
る。FIG. 8 is a partial cross-sectional view of a conventional thin film transistor substrate.
1 ゲート電極 2 ドレイン電極 3 半導体層 4 ソース電極 5 画素電極 7 遮蔽電極 8 第1補助電極 10 第2補助電極 16 中間絶縁膜 1 Gate electrode 2 Drain electrode 3 Semiconductor layer 4 Source electrode 5 Pixel electrode 7 Shielding electrode 8 First auxiliary electrode 10 Second auxiliary electrode 16 Intermediate insulation film
Claims (3)
交差する複数のドレイン電極と、その交差部に設けられ
た薄膜トランジスタと、該薄膜トランジスタに接続され
た画素電極とを有する薄膜トランジスタ基板と、液晶を
挟んで該薄膜トランジスタ基板と対向する対向電極基板
とを備えた薄膜トランジスタ型液晶表示装置において、
前記薄膜トランジスタ基板は、(a)前記ドレイン電極
上に形成された絶縁膜と、(b)該絶縁膜膜上に形成さ
れ、かつ前記対向電極基板の対向電極と同程度の電圧が
入力される遮蔽電極と、(c)n番目のゲートパルスの
オン時にドレイン電極上の電圧をn番目の画素電極に書
込む主トランジスタと、(d)n−1番目のゲートパル
スのオン時に遮蔽電極上の電圧をn番目の画素に書込む
副トランジスタとを備えることを特徴とする薄膜トラン
ジスタ型液晶表示装置。1. A thin film transistor substrate having a plurality of gate electrodes, a plurality of drain electrodes intersecting with the gate electrodes, a thin film transistor provided at the intersection thereof, a pixel electrode connected to the thin film transistor, and a liquid crystal. A thin film transistor type liquid crystal display device comprising a counter electrode substrate sandwiching the thin film transistor substrate and opposing the thin film transistor substrate,
The thin film transistor substrate includes (a) an insulating film formed on the drain electrode, and (b) a shield formed on the insulating film and to which a voltage similar to that of the counter electrode of the counter electrode substrate is input. (c) a main transistor that writes the voltage on the drain electrode to the nth pixel electrode when the nth gate pulse is on, and (d) the voltage on the shield electrode when the n-1th gate pulse is on. 1. A thin film transistor type liquid crystal display device, comprising: a sub-transistor for writing an image into an n-th pixel.
のドレイン電圧が発生する時刻よりも早く設定した駆動
回路を備えることを特徴とする請求項1記載の薄膜トラ
ンジスタ型液晶表示装置。2. The thin film transistor type liquid crystal display device according to claim 1, further comprising a drive circuit that sets the off time of the gate pulse earlier than the time when the drain voltage of the next line is generated.
も大きく形成したことを特徴とする請求項1又は2記載
の薄膜トランジスタ型液晶表示装置。3. The thin film transistor type liquid crystal display device according to claim 1, wherein the width of the shield electrode is larger than the width of the drain electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085534A JPH04318512A (en) | 1991-04-17 | 1991-04-17 | Thin film transistor type liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085534A JPH04318512A (en) | 1991-04-17 | 1991-04-17 | Thin film transistor type liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318512A true JPH04318512A (en) | 1992-11-10 |
Family
ID=13861551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3085534A Pending JPH04318512A (en) | 1991-04-17 | 1991-04-17 | Thin film transistor type liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318512A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1991-04-17 JP JP3085534A patent/JPH04318512A/en active Pending
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