JPH0431953A - アクセス調停方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概　要〕 プロセッサと該プロセッサと非同期の入出力装置とがレ
ジスタを介してデータの授受を行う計算機システムに関
し、 プロセッサ及び入出力装置がレジスタをアクセスするの
に１挙動で衝突なく可能となるアクセス調停方法の提供
を目的とし、 カウンタを用い該カウンタの出力より、該入出力装置が
該レジスタをアクセスしてもよいタイミングを示す第１
のクロックと、該第１のクロックと位相の異なる該プロ
セッサが該レジスタをアクセスしてもよいタイミングを
示す第２のクロックを発生させる２相クロック発生器と
、 該プロセッサより該レジスタをアクセスするアクセス信
号を出力すると、該第２のクロックのタイミングに合致
した時以降該アクセス信号がなくなる迄酸２相クロック
発生器のカウンタの動作を止め、この間該第２のクロッ
クの状態を、合致した時のアクセス可能の状態とし、該
第１のクロックの状態を該入出力装置がアクセス不能の
状態とし、又該入出力装置より該レジスタをアクセスす
るアクセス信号を出力すると、該第１のクロックのタイ
ミングに合致した時以降該アクセス信号がな（なる迄酸
２相クロック発生器のカウンタの動作を止め、この間該
第１のクロックの状態を、合致した時のアクセス可能の
状態とし、該第２のクロックの状態を該プロセッサがア
クセス不能の状態とする調停手段とを設けた構成とする
。

〔産業上の利用分野〕

本発明は、プロセッサと非同期の入出力装置とがレジス
タを介してデータの授受を行う計算機システムにおいて
、該レジスタへのアクセスの衝突を避けるアクセス調停
方法の改良に関する。

プロセッサと非同期の入出力装置とがレジスタをアクセ
スすると両者のアクセスが衝突することがあり、この時
授受するデータは不定データとなるので、レジスタアク
セスの調停が必要となるが、この場合のアクセス調停方
法としては、プロセ・ンサ等への負荷が軽いものである
ことが望ましい。

〔従来の技術〕

第７図は従来例の調停回路を中心とした要部のブロック
図、第８図は第７図のプロセッサから書込み読み出しの
場合のタイムチャートである。

第７図は複数の入出力装置の制御回路が、コモンバス４
０に接続されている場合の例で、プロセッサ１と、非同
期の入出力装置の制御回路（以下制御回路と称す）２−
１とがレジスタ３を介してデータの授受を行う場合、衝
突を防ぐ為には、制御回路２−１はプロセッサ１からの
制御指令によりレジスタ３に対しアクセスを行い、プロ
セッサ１は制御回路２−１の動作完了を監視し、動作完
了後、ライト又はリードするようにしている。

上記の動作を第７図、第８図を用いて説明する。

制御回路２−１がレジスタ３に対してライト又はリード
するには、プロセッサ１から、コモンバス４０を介して
、制御回路２−１のアドレス信号及び起動データ及びラ
イト命令を送信する。

すると、アドレス信号は、アドレス比較器７にて、アド
レス設定器８にて制御回路２−１のアドレスが設定され
ているアドレスと比較され、一致すれば、ルベルの信号
を出力し、アンド回路３０よりライト信号をフリップフ
ロップ（以下ＦＦと称す）３４のクロックとして入力さ
せ、ＦＦ３４を介して起動データを制御回路２−１に送
り、制御回路２−１がレジスタ３に対してアクセスする
ことを許す。

該制御回路２−１がレジスタ３をアクセスしている間は
、該制御回路２−１はＢｕｓｙ信号をゲート３３に出力
している。

プロセッサ１はゲート３３の状態をリードしておりＢｕ
ｓｙでなくなると、プロセッサ１はレジスタ３へのアク
セスが可能となるが、ライトする時は、第８図（Ａ）の
（ａ）（ｂ）（ｃ）に示す如く、データを設定し、制御
回路２−１のアドレス信号とライト命令を送ると、アド
レス信号はアドレス比較器７にて制御回路２−１のアド
レスと比較され、第８図（Ａ）（ｅ）に示す如く、一致
すればｌルベルの信号を出力する。

すると、ライト命令はアンド回路３０を介してレジスタ
３のクロックとして入力し、データをレジスタ３に書き
込む。

又この時アドレスが一致した信号を、第８図（Ａ）（ｄ
）に示す如く、遅延回路３５にて遅延させ、応答信号と
してプロセッサ１に送り、レジスタ３に書き込んだこと
をプロセッサ１に知らせる。

プロセッサ１がレジスタ３より読み出す時は、プロセッ
サ１は、第８図（Ｂ）（ｂ）（ｃ）に示す如く、制御回
路２−１のアドレスとリード命令を送ると、アドレス信
号はアドレス比較器７にて制御回路２−１のアドレスと
比較され、第８図（Ｂ）（ｅ）に示す如く、一致すれば
ルベルの信号を出力する。

すると、リード命令はアンド回路３１を介してゲー）３
２．３３に送られ、ゲー）３２．３３をイネーブルとし
、レジスタ３よりのデータを第８図（Ｂ）（ａ）に示す
如くプロセッサ１に送る。

この時、制御回路２−１がアクセス中で、Ｂｕｓｙ信号
を出力中だと、Ｂｕｓｙ信号はプロセッサ１に送られ、
プロセッサ１はこの場合のデータを棄却し、Ｂｕｓｙ信
号のこない場合のデータのみを取り込む。

このようにしてアクセス調停を行い、プロセッサ１と制
御回路２−１との衝突をさけるようにしている。

尚、コモンバス４０には、同じ回路の入出力装置の制御
回路が複数接続されているが、アドレスが違うのみで、
動作は上記と同じであるので説明は省略する。

［発明が解決しようとする課題］ しかしながら、上記従来のアクセス調停方法では、制御
回路２−１は、プロセッサ１よりの起動信号送出後、レ
ジスタ３のアクセスを行い、プロセッサ１は、レジスタ
３に書き込む時は、制御回路２−１がＢｕｓｙかどうか
を見た後書込みを行い、読み出す時は、読み出したデー
タに、Ｂｕｓｙ信号が一緒に入っているかどうかを見、
入っていない場合のデータのみ有効とする、所謂２挙動
動作となり、プロセッサ１及びコモンバス４０の負荷が
重くなる問題点があり、その結果、コモンバス４０に接
続される制御回路の数が制限される等のことが生ずる。

本発明は、プロセッサ及び入出力装置がレジスタをアク
セスするのに１挙動で衝突なく可能となるアクセス調停
方法の提供を目的としている。

Ｃ課題を解決するための手段〕 第１図は本発明の原理ブロック図である。

第１図に示す如く、プロセッサ１と該プロセッサ１と非
同期の入出力装置２とがレジスタ３を介してデータの授
受を行う計算機システムにおいて、カウンタを用い該カ
ウンタの出力より、該入出力装置２が８亥レジスタ３を
アクセスしてもよいタイミングを示す第１のクロックと
、該第１のクロックと位相の異なる該プロセッサ１が該
レジスタ３をアクセスしてもよいタイミングを示す第２
のクロックを発生させる２相クロック発生器４と、該プ
ロセッサ１より該レジスタ３をアクセスするアクセス信
号を出力すると、該第２のクロックのタイミングに合致
した時以降該アクセス信号がなくなる迄酸２相クロック
発生器４のカウンタの動作を止め、この間該第２のクロ
ックの状態を、合致した時のアクセス可能の状態とし、
該第１のクロックの状態は該入出力装置２がアクセス不
能の状態とし、又該入出力装置２より該レジスタ３をア
クセスするアクセス信号を出方すると、該第１のクロツ
タのタイミングに合致した時以降該アクセス信号がなく
なる迄酸２相クロック発生器４のカウンタの動作を止め
、この間該第１のクロックの状態を、合致した時のアク
セス可能の状態とし、該第２のクロックの状態は該プロ
セッサ１がアクセス不能の状態とする調停手段５とを設
ける。

０作　用〕 本発明によれば、プロセッサ１よりレジスタ３へのアク
セス信号を出力すると、調停手段５にて、２相クロック
発生器４よりのプロセッサ１が該レジスタ３をアクセス
してもよいタイミングを示す第２のクロックに合致した
時以降該アクセス信号がなくなる迄は、該２相クロック
発生器４のカウンタの動作を止め、入出力装置２よりは
アクセスは不能とし、プロセッサ１よりレジスタ３には
アクセスさせ、又入出力装置２よりレジスタ３へのアク
セス信号を出力すると、調停手段５にて、２相クロック
発生器４よりの入出力装置２が該レジスタ３をアクセス
してもよいタイミングを示す第１のクロックに合致した
時以降該アクセス信号がな（なる迄は、該２相クロック
発生器４のカウンタの動作を止め、プロセッサ１よりは
アクセスは不能とし、入出力装置２よりレジスタ３には
アクセスさせる。

即ち、プロセッサ１及び入出力装置２はアクセス信号送
出の１挙動にて衝突することなくレジスタ３をアクセス
することが出来るようになる。

〔実施例〕

第２図は本発明の実施例の調停回路を中心とした要部の
ブロック図、第３図は本発明の実施例の第２図の調停回
路と遅延回路の詳細を示すブロック図、第４図は第３図
の２相クロック発生器の各部の波形のタイムチャート、
第５図は第３図にてプロセッサからアクセスした場合の
各部の波形のタイムチャート、第６図は第３図にて入出
力装置の制御回路からアクセスした場合の各部の波形の
タイムチャートである。

まず、第３図の２相クロック発生器４．調停回路５−１
．遅延回路１０の動作につき第４図、第５図、第６図を
用い順次説明する。

カウンタ１１，１２は第４図の（ＣＬＫ）に示すクロッ
クにて動作し、カウンタ１１の出力Ｑ１よりは第４図（
Ｑｌ）に示す如きクロックを出力し、アンド回路１３，
１４．１５に入力し、アンド回路１３の出力はカウンタ
１２に入力する。

この入力によりカウンタ１２の出力Ｑ２．反転出力Ｑ２
よりは、第４図（Ｑ２）（反転Ｑ２）に示す如きクロッ
クを出力し、アンド回路１４．１５に入力し、アンド回
路１４．１５の出力よりは第４図（ＢＵＳＳＥＬ）（Ｉ
Ｏ３ＥＬ）に示す如き、プロセッサ１がレジスタ３をア
クセスしてもよいタイミングを示すクロックのＢＵＳＳ
ＥＬ信号、入出力装置２がレジスタ３をアクセスしても
よいタイミングを示すクロックの■○ＳＥＬ信号を出力
する。

プロセッサ１よりの第５図（ＳＥＬＢ）に示す如きアク
セス信号５ＥＬＢがＦＦ１６に入力すると、第５図（Ｃ
ＬＫ）に示すクロックに同期した第５図（ＳＥＬ）に示
す信号が出力され、アンド回路９に入力する。

アンド回路９には、上記第５図（ＢＵＳＳＥＬ）に示す
如き、プロセッサ１がレジスタ３をアクセスしてもよい
タイミングを示すＢＵＳＳＥＬ信号が入力しており、第
５図（ＢＵＳＳＥＬ）に示す如く、このタイミングにな
った時以降アクセス信号５ＥＬＢが０レベルになる迄、
アンド回路９よりルベルのパルスが出力され、ノア回路
１９にて反転されＯレベルのパルスが２相クロック発生
器５−１に入力し、カウンタ１１．１２の動作を止める
。

従って、この間は、ＢＵＳＳＥＬ信号は、第５図（ＢＵ
ＳＳＥＬ）に示す如くルベルであるが、入出力装置２が
レジスタ３をアクセスしてもよいタイミングを示すＩ　
０３ＥＬ信号は第５図（ｌ０３ＥＬ）に示す如く０レベ
ルで、入出力装置２よりのアクセスは不能となる。

ＢＵＳＳＥＬ信号がルベルとなると、後で詳述するが、
これがレジスタ３のクロックとなりレジスタ３をアクセ
スし、一方ＦＦ２０，２１の２段よりなる遅延回路１０
にて第５図（応答信号）に示す如く遅延されてアクセス
完を示す応答信号をプロセッサ１に送る。

入出力装置２より第６図（ＳＥＬＩＯ）に示す如きアク
セス信号５ＥＬＩＯがＦＦ１７に人力すると、第６図（
ＣＬＫ）に示すクロ・ツクに同期した第６図（ＩＯＵＳ
Ｅ）に示す如きＩＯＵＳＥ信号が出力されアンド回路１
８に入力する。

アンド回路１８には上記第４図（ＩＯ３ＥＬ）に示す如
き入出力装置２がレジスタ３をアクセスしてもよいタイ
ミングを示すｌ０３ＥＬ信号が入力しており、第６図（
ＩＯ３ＥＬ）に示す如く、このタイミングとなった時以
降アクセス信号５ＥＬＩＯが０レベルになる迄アンド回
路１８よりはルベルのパルスが出力され、ノア回路１９
にて反転され、０レベルのパルスが２相クロ・ツク発生
器５−１に入力しカウンタ１１，１２の動作を止める。

従って、この間は、ｌ０３ＥＬの信号は第６図（ＩＯ３
ＥＬ）に示す如くルベルであるが、プロセッサ１がレジ
スタ３をアクセスしてもよいタイミングを示す信号ＢＵ
ＳＳＥＬは第６図（ＢＵＳＳＥＬ）に示す如く０レベル
でプロセッサ１よりのアクセスは不能となる。

次に、第２図を用いプロセッサ１及び制御回路２−１よ
りのアクセスにつき説明する。

プロセッサ１より、制御回路２−１のアドレスライト命
令又はリード命令のアクセス信号及びライトの時はデー
タを、コモンバス４０を介して送信すると、アドレスは
、従来と同じく、アドレス比較器７にて、アドレス設定
器８にて設定されている制御回路２−１のアドレスと比
較され、−数分してアンド回路６に入力しており、アド
レスが一致すれば上記説明のアクセス信号５ＥＬＢとな
り、調停回路５−１に入力する。

以下は第３図を用いた上記説明の如く、アクセスは調停
され、アクセス信号はレジスタ３のクロックとなり、ラ
イト時はレジスタ３にデータを書込み、リード時はデー
タを読み出し、コモンバス４０を介してプロセッサ１に
送られる。

又制御回路２−１よりアクセス信号５ＥＬＩＯを送出す
ると、第３図を用いた上記説明の如く、アクセスは調停
され、入出力装置がレジスタ３をアクセスしてもよいタ
イミングの信号１０ＳＥＬが入力した時制御回路２−１
はレジスタ３をアクセスするようになる。

尚コモンバス４０には同じ回路のものが接続されている
が、アドレスが違うのみで動作は上記と同じであるので
説明は省略する。

このようにすれば、プロセッサ１及び制御回路２−１よ
りレジスタ３をアクセスする時は、アクセス信号のみを
出力すれば自動的に調停されアクセスが可能となるので
、１挙動でレジスタ３をアクセス出来、プロセッサ１及
びコモンバス４０の負荷を軽くすることが出来、コモン
バス４０に接続される制御回路の数を多くすることが出
来る。

〔発明の効果］ 以上詳細に説明せる如（本発明によれば、プロセッサ１
及び非同期の入出力装置２よりレジスタ３をアクセスす
る時、アクセス信号のみ出力すれば、自動的に調停され
アクセスが可能となるので、■挙動でレジスタ３をアク
セス出来、プロセッサ１及びコモンバス４０の負荷を軽
くすることが出来る効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例の調停回路を中心とした要部の
ブロック図、 第３図は本発明の実施例の第２図の調停回路と遅延回路
の詳細を示すブロック図、 第４図は第３図の２相クロック発生器の各部の波形のタ
イムチャート、 第５図は第３図にてプロセッサからアクセスした場合の
各部の波形のタイムチャート、 第６図は第３図にて入出力装置の制御回路からアクセス
した場合の各部の波形のタイムチャート第７図は従来例
の調停回路を中心とした要部のブロック図、 第８図は第７図のプロセッサから書込み読み出しの場合
のタイムチャートである。 図において、 １はプロセッサ、 ２は入出力装置、 ２−１は制御回路、 ３はレジスタ、 ４は２相りロツク発生器、 ５は調停手段、 ５−１は調停回路、 ６．９．１３〜１５．１Ｂ、３０．３１はアンド回路、 ７はアドレス比較器、 ８はアドレス設定器、 １０．３５は遅延回路、 １１．１２はカウンタ、 １６゜ １７゜ ２０゜ ２１゜ ３４はフリップフロラ プ、 ９はノア回路、 ０はコモンハスを示す。 ＃発明の原理ブロック図 第 図 示オフロツク図 第−３図にてプロ亡ン＋ｊｉ）＼らアク亡スしＴこ場合
の各部のｐネのタイム＋イード 第 図

Claims (1)

1. 【特許請求の範囲】 　プロセッサ（１）と、該プロセッサ（１）と非同期の
   入出力装置（２）とがレジスタ（３）を介してデータの
   授受を行う計算機システムにおいて、該入出力装置（２
   ）が該レジスタ（３）をアクセスしてもよいタイミング
   を示す第１のクロックと、該第１のクロックと位相の異
   なる該プロセッサ（１）が該レジスタ（３）をアクセス
   してもよいタイミングを示す第２のクロックを発生させ
   る２相クロック発生器（４）と、 該プロセッサ（１）より該レジスタ（３）をアクセスす
   るアクセス信号を出力すると、該第２のクロックのタイ
   ミングに合致した時以降該アクセス信号がなくなる迄の
   間該第２のクロックの状態を、合致した時のアクセス可
   能の状態とし、該第１のクロックの状態を該入出力装置
   （２）がアクセス不能の状態とし、又該入出力装置（２
   ）より該レジスタ（３）をアクセスするアクセス信号を
   出力すると、該第１のクロックのタイミングに合致した
   時以降該アクセス信号がなくなる迄の間該第１のクロッ
   クの状態を、合致した時のアクセス可能の状態とし、該
   第２のクロックの状態を該プロセッサ（１）がアクセス
   不能の状態とする調停手段（５）とを設けたことを特徴
   とするアクセス調停方法。