JPH06274460A

JPH06274460A - 異速度プロセッサ間データ通信装置

Info

Publication number: JPH06274460A
Application number: JP8791493A
Authority: JP
Inventors: Shinya Watanabe; 晋也渡辺
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-03-23
Filing date: 1993-03-23
Publication date: 1994-09-30

Abstract

(57)【要約】【目的】高速側のプロセッサの動作効率を向上させる
ことである。【構成】低速側のプロセッサから出力されるリードパ
ルスあるいはライトパルスを、ＪＫフリップフロップを
有する短縮パルス生成回路によりデュアルポートメモリ
から出力されるビジー信号に応じ、高速クロック信号の
１クロック周期幅のパルス信号に変換し、リードパルス
およびライトパルスとしてデュアルポートメモリに供給
すると共に、上記パルス信号によりデータラッチ回路と
バッファ回路とを制御する異速度プロセッサ間データ通
信装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、異なった速度で動作
する複数のプロセッサ間でデュアルポートメモリを介し
通信を行なう異速度プロセッサ間データ通信装置に関す
るものである。

【０００２】

【従来の技術】図５は、従来の異速度プロセッサ間デー
タ通信装置を示すブロック図であり、図において、１は
２つのポートを備えたデュアルポートメモリ（以下Ｄ．
Ｐ．Ｍという）、２は高速クロック信号３により動作す
る高速プロセッサ、４は低速クロック信号５により動作
する低速プロセッサ、６は高速プロセッサ２とＤ．Ｐ．
Ｍ１との間のデータバス、８は高速プロセッサ２から
Ｄ．Ｐ．Ｍ１に出力されるリードパルス信号のリードパ
ルス信号線、９は高速プロセッサ２からＤ．Ｐ．Ｍ１に
出力されるライトパルス信号のライトパルス信号線、１
０はＤ．Ｐ．Ｍ１から高速プロセッサ２に出力されるビ
ジー信号のビジー信号線である。

【０００３】３１は高速プロセッサ２側の上位アドレス
バス、３２は下位アドレスバス、３３は高速プロセッサ
２から出力される上位アドレスをデコードする高速プロ
セッサ上位アドレスデコード部である。１１は低速プロ
セッサ４とＤ．Ｐ．Ｍ１との間のデータバス、１３は低
速プロセッサ４からＤ．Ｐ．Ｍ１に出力されるリードパ
ルス信号のリードパルス信号線、１４は低速プロセッサ
４からＤ．Ｐ．Ｍ１に出力されるライトパルス信号のラ
イトパルス信号線、１５はＤ．Ｐ．Ｍ１から低速プロセ
ッサ４に出力されるビジー信号のビジー信号線である。
３４は低速プロセッサ４側の上位アドレスバス、３５は
下位アドレスバス、３６は低速プロセッサ４から出力さ
れる上位アドレスをデコードする低速プロセッサ上位ア
ドレスデコード部である。

【０００４】次に動作について説明する。Ｄ．Ｐ．Ｍ１
に対し高速プロセッサ２と低速プロセッサ４が同一のア
ドレスをアクセスしている期間が重ならないときには、
高速プロセッサ２と低速プロセッサ４は夫々独立してデ
ータの書き込みや読み出しを行なう。一方、Ｄ．Ｐ．Ｍ
１に対し高速プロセッサ２と低速プロセッサ４が同一ア
ドレスをアクセスしている期間が重なったときには、
Ｄ．Ｐ．Ｍ１は２つのポートのアドレスのいずれが先に
確定したかを監視しているため、先着側ポートに優先権
を与えて無条件にアクセスを受け付ける。

【０００５】また、後着側ポートのビジー信号線には、
両ポートのアドレスが一致している期間に対応して、先
着側ポートが後着側ポートのアドレスと同一アドレスを
アクセス中であることを示す‘Ｈ’レベルのビジー信号
が無条件に出力され、後着側ポートの書き込みや読み出
しは禁止される。ビジー信号線１０は、高速プロセッサ
２のレディ入力端子へ接続され、またビジー信号線１５
は、低速プロセッサ４のレディ入力端子へ接続されてお
り、ビジー信号線１０またはビジー信号線１５に出力す
る‘Ｈ’レベルのビジー信号によりＤ．Ｐ．Ｍ１は後着
側のプロセッサの動作を一時停止させる。先着側のアド
レスが変化して、両ポートのアドレスが一致しなくなれ
ばビジー信号は無効（‘Ｌ’レベルとなる）となり、そ
れまで停止していたプロセッサによる後着側ポートのア
クセスが受け付けられることになる。

【０００６】

【発明が解決しようとする課題】従来の異速度プロセッ
サ間データ通信装置は以上のように構成されているの
で、低速プロセッサ４が高速プロセッサ２より先にＤ．
Ｐ．Ｍ１の同一アドレスをアクセスしているときには、
高速プロセッサ２は、低速プロセッサ４のアクセスが終
了するまで待機しなければならず、高速プロセッサ２の
動作効率が低下する問題点があった。

【０００７】請求項１〜請求項４の発明は上記のような
問題点を解消するためになされたもので、高速プロセッ
サの動作効率を向上させることのできる異速度プロセッ
サ間データ通信装置を得ることを目的とする。

【０００８】

【課題を解決するための手段】請求項１の発明に係る異
速度プロセッサ間データ通信装置は、低速側のプロセッ
サから出力されるリードパルスあるいはライトパルス
を、ＪＫフリップフロップを有する短縮パルス生成回路
によりＤ．Ｐ．Ｍから出力されるビジー信号に応じて高
速クロック信号の１クロック周期幅の立上がり微分パル
ス信号に変換し、この立上がり微分パルスをリードパル
スおよびライトパルスとしてＤ．Ｐ．Ｍに供給すると共
に、さらにこれら立上がり微分パルス信号によりデータ
ラッチ回路とバッファ回路とを制御するようにしたもの
である。

【０００９】請求項２の発明に係る異速度プロセッサ間
データ通信装置は、低速側のプロセッサから出力される
リードパルスあるいはライトパルスを、ＲＳフリップフ
ロップを有する短縮パルス生成回路によりＤ．Ｐ．Ｍか
ら出力されるビジー信号に応じて高速クロック信号の１
クロック周期幅の立上がり微分パルス信号に変換し、こ
の立上がり微分パルスをリードパルスおよびライトパル
スとしてＤ．Ｐ．Ｍに供給すると共に、さらにこれら立
上がり微分パルス信号によりデータラッチ回路とバッフ
ァ回路とを制御するようにしたものである。

【００１０】請求項３の発明に係る異速度プロセッサ間
データ通信装置は、低速側のプロセッサから出力される
リードパルスあるいはライトパルスを、ＪＫフリップフ
ロップを有する短縮パルス生成回路によりＤ．Ｐ．Ｍか
ら出力されるビジー信号に応じて高速クロック信号の１
クロック周期幅の立上がり微分パルス信号に変換し、こ
の立上がり微分パルスをリードパルスおよびライトパル
スとしてＤ．Ｐ．Ｍに供給すると共に、さらにこれら立
上がり微分パルス信号によりデータラッチ回路とバッフ
ァ回路とを制御し、さらに低速側のプロセッサから出力
されるアドレスデータおよび高速側のプロセッサから出
力されるアドレスデータをラッチするアドレスデータラ
ッチ回路とを備えたものである。

【００１１】請求項４の発明に係る異速度プロセッサ間
データ通信装置は、低速側のプロセッサから出力される
リードパルスあるいはライトパルスを、ＲＳフリップフ
ロップを有する短縮パルス生成回路によりＤ．Ｐ．Ｍか
ら出力されるビジー信号に応じて高速クロック信号の１
クロック周期幅の立上がり微分パルス信号に変換し、こ
の立上がり微分パルスをリードパルスおよびライトパル
スとしてＤ．Ｐ．Ｍに供給すると共に、さらにこれら立
上がり微分パルス信号によりデータラッチ回路とバッフ
ァ回路とを制御し、さらに低速側のプロセッサから出力
されるアドレスデータおよび高速側のプロセッサから出
力されるアドレスデータをラッチするアドレスデータラ
ッチ回路とを備えたものである。

【００１２】

【作用】請求項１の発明における異速度プロセッサ間デ
ータ通信装置は、ＪＫフリップフロップを有する短縮パ
ルス生成回路が低速側のプロセッサのリードパルスおよ
びライトパルスから生成した、高速クロック信号に同期
した１クロック周期幅の立上がり微分パルス信号により
低速側のプロセッサからＤ．Ｐ．Ｍにアクセスを行なう
ことで、低速側のプロセッサによるアクセス時間を短縮
し、低速側のプロセッサのアクセスが高速側のプロセッ
サのアクセスより先着となり競合する場合の高速側のプ
ロセッサのアクセス禁止時間を短くして高速プロセッサ
の動作効率を向上させる。

【００１３】請求項２の発明における異速度プロセッサ
間データ通信装置は、ＲＳフリップフロップを有する短
縮パルス生成回路が低速側のプロセッサのリードパルス
およびライトパルスから生成した、高速クロック信号に
同期した１クロック周期幅の立上がり微分パルス信号に
より低速側のプロセッサからＤ．Ｐ．Ｍにアクセスを行
なうことで、低速側のプロセッサによるアクセス時間を
短縮し、低速側のプロセッサのアクセスが高速側のプロ
セッサのアクセスより先着となり競合する場合の高速側
のプロセッサのアクセス禁止時間を短くして高速プロセ
ッサの動作効率を向上させる。

【００１４】請求項３の発明における異速度プロセッサ
間データ通信装置は、ＪＫフリップフロップを有する短
縮パルス生成回路が低速側のプロセッサのリードパルス
およびライトパルスから生成した、高速クロック信号に
同期した１クロック周期幅の立上がり微分パルス信号に
より低速側のプロセッサからＤ．Ｐ．Ｍにアクセスを行
なうと共に、低速側および高速側のプロセッサから出力
されるアドレスデータをラッチし、低速側のプロセッサ
によるアクセス時間を短縮し、低速側のプロセッサのア
クセスが高速側のプロセッサのアクセスより先着となり
競合する場合の高速側のプロセッサのアクセス禁止時間
を短くして高速プロセッサの動作効率を向上させる。

【００１５】請求項４の発明における異速度プロセッサ
間データ通信装置は、低速側のプロセッサから出力され
るリードパルスおよびライトパルスからＲＳフリップフ
ロップを有する短縮パルス生成回路が生成する、高速側
のプロセッサの高速クロック信号に同期した１クロック
周期幅の立上がり微分パルス信号により低速側のプロセ
ッサからＤ．Ｐ．Ｍへアクセスを行なうと共に、低速側
および高速側のプロセッサから出力されるアドレスデー
タをラッチし、低速側のプロセッサによるアクセス時間
を短縮し、低速側のプロセッサのアクセスが高速側のプ
ロセッサのアクセスより先着となり競合する場合の高速
側のプロセッサのアクセス禁止時間を短くして高速プロ
セッサの動作効率を向上させる。

【００１６】

【実施例】

実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１は、本実施例の異速度プロセッサ間デ
ータ通信装置を示すブロック図であり、図において、１
は２つのポートを備えたＤ．Ｐ．Ｍ（デュアルポートメ
モリ）、２は高速クロック信号３により動作する高速プ
ロセッサ、４は低速クロック信号５により動作する低速
プロセッサ、６は高速プロセッサ２とＤ．Ｐ．Ｍ１との
間のデータバス、８は高速プロセッサ２からＤ．Ｐ．Ｍ
１に出力されるリードパルス信号のリードパルス信号
線、９は高速プロセッサ２からＤ．Ｐ．Ｍ１に出力され
るライトパルス信号のライトパルス信号線、１０はＤ．
Ｐ．Ｍ１から高速プロセッサ２のレディ入力端子に出力
されるビジー信号のビジー信号線である。

【００１７】２０はＤ．Ｐ．Ｍ１の低速プロセッサ４側
のポート（以下、Ｂポートという）から出力されるデー
タを一時記憶するデータラッチ回路、２１は低速プロセ
ッサ４からＤ．Ｐ．Ｍ１へ出力されるデータを制御する
バッファ回路、３１は高速プロセッサ上位アドレスバ
ス、３２は高速プロセッサ下位アドレスバス、３３は高
速プロセッサ上位アドレスデコード部である。３４は低
速プロセッサ上位アドレスバス、３５は低速プロセッサ
下位アドレスバス、３６は低速プロセッサ上位アドレス
デコード部である。

【００１８】４１は短縮パルス生成回路であり、ＯＲゲ
ート（論理和手段）２２、第１ＡＮＤゲート（第１論理
積手段）２３ａ，第１Ｄフリップフロップ２４ａ，第２
Ｄフリップフロップ（第１立上がり微分パルス生成手
段）２４ｂ，第２ＡＮＤゲート２３ｂ，ＪＫフリップフ
ロップ２５，第３ＡＮＤゲート（第２論理積手段）２３
ｃ，第３Ｄフリップフロップ２４ｃ，第４Ｄフリップフ
ロップ２４ｄ，第４ＡＮＤゲート（第２立上がり微分パ
ルス生成手段）２３ｄとから構成されている。

【００１９】ＯＲゲート２２は、低速プロセッサ４から
出力されるリードパルスとライトパルスの論理和をとる
ゲート回路であり、第１ＡＮＤゲート２３ａは、低速プ
ロセッサ上位アドレスデコード部３６の出力とＯＲゲー
ト２２の出力との論理積をとるゲート回路である。ま
た、第１Ｄフリップフロップ２４ａは、第１ＡＮＤゲー
ト２３ａの出力信号と高速クロック信号との同期化を行
なうフリップフロップである。

【００２０】第２Ｄフリップフロップ２４ｂは、第１Ｄ
フリップフロップ２４ａの出力を高速クロック信号の１
クロック周期分遅延させるフリップフロップであり、第
２ＡＮＤゲート２３ｂは、第１Ｄフリップフロップ２４
ａの出力と第２Ｄフリップフロップ２４ｂの反転出力と
の論理積をとり、第１ＡＮＤゲート２３ａから出力され
る信号の立上がり微分パルスを出力するゲート回路であ
る。

【００２１】ＪＫフリップフロップ２４ｃは、第２ＡＮ
Ｄゲート２３ｂから出力される立ち上がり微分パルスに
よりセットされるフリップフロップである。また、第３
ＡＮＤゲート２３ｃは、Ｄ．Ｐ．Ｍ１のＢポートから出
力されるビジー信号１５の反転信号１６と、ＪＫフリッ
プフロップ２５の出力との論理積をとるゲート回路であ
る。

【００２２】第３Ｄフリップフロップ２４ｃは、第３Ａ
ＮＤゲート２３ｃの出力信号と高速クロック信号との同
期化を行なうフリップフロップであり、第４Ｄフリップ
フロップ２４ｄは、第３Ｄフリップフロップ２４ｃの出
力を高速クロック信号の１クロック周期分遅延させるフ
リップフロップである。第４ＡＮＤゲート２３ｄは、第
３Ｄフリップフロップ２４ｃの出力と第４Ｄフリップフ
ロップ２４ｄの反転出力との論理積をとり、第３ＡＮＤ
ゲート２３ｃから出力される信号の立上がり微分パルス
を出力するゲート回路である。

【００２３】２３ｅは第４ＡＮＤゲート２３ｄの出力信
号と低速プロセッサ４から出力されるリードパルス１３
との論理積をとる第５ＡＮＤゲート（第３論理積手段）
である。また、２３ｆは第４ＡＮＤゲート２３ｄの出力
信号と低速プロセッサ４から出力されるライトパルス１
４との論理積をとる第６ＡＮＤゲート（第４論理積手
段）である。

【００２４】次に動作について説明する。なお、高速プ
ロセッサ２側の動作については、従来と同一の動作を行
なうので説明を省き、低速プロセッサ４のＤ．Ｐ．Ｍ１
へのアクセスについて説明する。

【００２５】低速プロセッサ４がＤ．Ｐ．Ｍ１へアクセ
ス動作を行ない低速プロセッサ４のアドレスが確定する
と、低速プロセッサ上位アドレスデコード部３６からア
クセスが行なわれることを示すチップセレクト信号が出
力される。続いてリード動作時には低速プロセッサ４か
らリードパルス１３が、またライト動作時にはライトパ
ルス１４が低速クロック信号５に同期した期間出力され
る。

【００２６】ＯＲゲート２２は、リードパルス１３とラ
イトパルス１４の論理和をとり、低速プロセッサ４がラ
イト動作あるいはリード動作のいずれかを開始したこと
を示す信号を出力する。そして、低速プロセッサ上位ア
ドレスデコード部３６の出力とＯＲゲート２２の出力と
の論理積を第１ＡＮＤゲート２３ａでとり、第１ＡＮＤ
ゲート２３ａは、低速プロセッサ４がＤ．Ｐ．Ｍ１への
アクセスを開始したことを示す信号を第１Ｄフリップフ
ロップ２４ａに出力する。

【００２７】第１ＡＮＤゲート２３ａの出力は、第１Ｄ
フリップフロップ２４ａにおいて高速クロック信号３と
同期化され、さらに第２Ｄフリップフロップ２４ｂで高
速クロック信号３により１クロック分遅延する。また、
第２ＡＮＤゲート２３ｂは、第１Ｄフリップフロップ２
４ａの出力と第２Ｄフリップフロップ２４ｂの反転出力
との論理積をとることにより、第１ＡＮＤゲート２３ａ
の出力信号の立上がり微分パルスを出力する。

【００２８】ＪＫフリップフロップ２５は、第２ＡＮＤ
ゲート２３ｂから出力される立上がり微分パルスにより
セットされ、低速プロセッサ４がＤ．Ｐ．Ｍ１へアクセ
スを開始したことを記憶する。この場合、高速プロセッ
サ２がＤ．Ｐ．Ｍ１に対しアクセス動作を行なっていな
いときには、ビジー信号１５の反転信号１６は‘Ｈ’レ
ベルとなっているため、セットされたＪＫフリップフロ
ップ２５の出力は第３ＡＮＤゲート２３ｃを通り、第３
Ｄフリップフロップ２４ｃへ出力される。

【００２９】また、Ｄ．Ｐ．Ｍ１に対して高速プロセッ
サ２がアクセス動作を行なっている場合には、ビジー信
号１５の反転信号は‘Ｌ’レベルとなっているため、第
３ＡＮＤゲート２３ｃの出力は‘Ｌ’レベルである。さ
らに、高速プロセッサ２がアクセス動作を終了し、ビジ
ー信号１５の反転信号１６が‘Ｈ’レベルとなると第３
ＡＮＤゲート２３ｃの出力は‘Ｈ’レベルとなり、第３
Ｄフリップフロップ２４ｃに‘Ｈ’レベルの信号が出力
される。

【００３０】このようにして、ＪＫフリップフロップ２
５の出力とビジー信号１５の反転信号１６との論理積を
第３ＡＮＤゲート２３ｃでとることで、高速プロセッサ
２がＤ．Ｐ．Ｍ１にアクセスしている期間、低速プロセ
ッサ４のＤ．Ｐ．Ｍ１へのアクセスを待たせ、低速プロ
セッサ４側を待機状態にしている。

【００３１】Ｄ．Ｐ．Ｍ１のＢポートがアクセス可能に
なり第３ＡＮＤゲート２３ｃの出力が‘Ｈ’レベルとな
ると、その第３ＡＮＤゲート２３ｃの出力を第３Ｄフリ
ップフロップ２４ｃで高速クロック信号３により同期化
し、さらに第４Ｄフリップフロップ２４ｄで高速クロッ
ク信号３により１クロック分遅延させる。

【００３２】さらに、第３Ｄフリップフロップ２４ｃの
出力と第４Ｄフリップフロップ２４ｄの反転出力との論
理積を第４ＡＮＤゲート２３ｄでとることにより、第３
ＡＮＤゲート２３Ｃの出力の立上がり微分パルスが出力
される。このようにして得られた第３ＡＮＤゲート２３
ｃの出力の立上がり微分パルスと低速プロセッサ４から
出力されるリードパルスとの論理積を第５ＡＮＤゲート
２３ｅでとることにより、高速クロック信号３に同期し
高速クロック信号の１クロック周期分のパルス幅のリー
ドパルスがＤ．Ｐ．Ｍ１のＢポートのリード入力端子へ
出力される。

【００３３】また、第３ＡＮＤゲート２３ｃの出力の立
上がり微分パルスと低速プロセッサ４から出力されるラ
イトパルスとの論理積を第６ＡＮＤゲート２３ｆでとる
ことにより、高速クロック信号３に同期し高速クロック
信号の１クロック周期分のパルス幅のリードパルスが
Ｄ．Ｐ．Ｍ１のＢポートのライト入力端子へ出力され
る。

【００３４】セットされたＪＫフリップフロップ２５
は、第３ＡＮＤゲート２３ｃから出力される立上がり微
分パルスによりリセットされる。

【００３５】なお、Ｄ．Ｐ．Ｍ１に対する低速プロセッ
サ４のリード動作時にＤ．Ｐ．Ｍ１のＢポートのリード
入力には、リードパルスが高速プロセッサ３の１クロッ
ク分しか出力されず、低速プロセッサ４のメモリリード
サイクル時間が補償できないので、データラッチ回路２
０にＤ．Ｐ．Ｍ１のＢポート側のデータ出力を第５ＡＮ
Ｄゲート２３ｅの出力信号でラッチすることにより記憶
し、さらに低速プロセッサ４のリードパルス１３をアウ
トイネーブル端子へ入力することにより、低速プロセッ
サ４からリードパルス１３が出力されている期間、低速
プロセッサデータバス１１へデータを出力する。

【００３６】また、バッファ回路２１へ第６ＡＮＤゲー
ト２３ｆの出力を入力することにより低速プロセッサデ
ータバス１１を制御し、低速プロセッサ４がデータを
Ｄ．Ｐ．Ｍ１に出力する時間を短く制限している。

【００３７】以上説明してきたようにこの実施例によれ
ば、低速プロセッサ４からＤ．Ｐ．Ｍ１に出力されるリ
ードパルスおよびライトパルスは、高速クロック信号に
同期し且つ高速クロック信号の１周期幅の立上がり微分
パルスに変換され、この立上がり微分パルスによりアク
セスが行なわれる。

【００３８】また、高速プロセッサ２によりアクセスが
行なわれているときに、低速プロセッサ４が同一のアド
レスに対しアクセスを行なうと、第３ＡＮＤゲート２３
ｃにより高速プロセッサ２のアクセスが完了するまで低
速プロセッサ４は待機状態にされる。

【００３９】また、低速プロセッサ４によりアクセスが
行なわれているときに、高速プロセッサ２が同一のアド
レスに対しアクセスを行なうと、低速プロセッサ４のア
クセスが完了するまでビジー信号１０により高速プロセ
ッサ２は待機状態になるが、低速プロセッサ４のアクセ
ス動作は、高速クロック信号に同期し且つ高速クロック
信号の１周期幅の立上がり微分パルスにより短時間のう
ちに行なわれ完了するので、その後すぐ高速プロセッサ
２のアクセスが開始され、高速プロセッサ２の待機時間
が短縮されることになる。

【００４０】実施例２．以下、請求項２の発明の一実施
例を図について説明する。図２は、本実施例の異速度プ
ロセッサ間データ通信装置を示すブロック図であり、図
１と同一または相当の部分については同一の符号を付し
説明を省略する。

【００４１】この実施例では、実施例１の図１に示すＪ
Ｋフリップフロップ２５の代りにＲＳフリップフロップ
３７を用いており、第２ＡＮＤゲート２３ｂの出力によ
りセットされ、また第４ＡＮＤゲート２３ｄから出力さ
れる立上がり微分パルスによりリセットされる。

【００４２】この実施例においても、低速プロセッサ４
からＤ．Ｐ．Ｍ１に出力されるリードパルスおよびライ
トパルスは、高速クロック信号に同期し且つ高速クロッ
ク信号の１周期幅の立上がり微分パルスに変換され、こ
の立上がり微分パルスによりアクセスが行なわれる。

【００４３】また、高速プロセッサ２によりアクセスが
行なわれているときに、低速プロセッサ４が同一のアド
レスに対しアクセスを行なうと、第３ＡＮＤゲート２３
ｃにより高速プロセッサ２のアクセスが完了するまで低
速プロセッサ４は待機状態にされる。

【００４４】また、低速プロセッサ４によりアクセスが
行なわれているときに、高速プロセッサ２が同一のアド
レスに対しアクセスを行なうと、低速プロセッサ４のア
クセスが完了するまでビジー信号１０により高速プロセ
ッサ２は待機状態になるが、低速プロセッサ４のアクセ
ス動作は、高速クロック信号に同期し且つ高速クロック
信号の１周期幅の立上がり微分パルスにより短時間のう
ちに行なわれ完了するので、その後すぐ高速プロセッサ
２のアクセスが開始され、高速プロセッサ２の待機時間
が短縮されることになる。

【００４５】実施例３．以下、請求項３の発明の一実施
例を図について説明する。図３は、本実施例の異速度プ
ロセッサ間データ通信装置を示すブロック図であり、図
１と同一または相当の部分については同一の符号を付し
説明を省略する。

【００４６】図において、３８は高速プロセッサ２のア
ドレスバス３２に設けられたアドレスデータラッチ回
路、３９は低速プロセッサ４のアドレスバス３５に設け
られたアドレスデータラッチ回路である。

【００４７】この実施例においても、低速プロセッサ４
からＤ．Ｐ．Ｍ１に出力されるリードパルスおよびライ
トパルスは、高速クロック信号に同期し且つ高速クロッ
ク信号の１周期幅の立上がり微分パルスに変換され、こ
の立上がり微分パルスによりアクセスが行なわれる。

【００４８】また、高速プロセッサ２によりアクセスが
行なわれているときに、低速プロセッサ４が同一のアド
レスに対しアクセスを行なうと、第３ＡＮＤゲート２３
ｃにより高速プロセッサ２のアクセスが完了するまで低
速プロセッサ４は待機状態にされる。

【００４９】また、低速プロセッサ４によりアクセスが
行なわれているときに、高速プロセッサ２が同一のアド
レスに対しアクセスを行なうと、低速プロセッサ４のア
クセスが完了するまでビジー信号１０により高速プロセ
ッサ２は待機状態になるが、低速プロセッサ４のアクセ
ス動作は、高速クロック信号に同期し且つ高速クロック
信号の１周期幅の立上がり微分パルスにより短時間のう
ちに行なわれ完了するので、その後すぐ高速プロセッサ
２のアクセスが開始され、高速プロセッサ２の待機時間
が短縮されることになる。

【００５０】実施例４．以下、請求項４の発明の一実施
例を図について説明する。図４は、本実施例の異速度プ
ロセッサ間データ通信装置を示すブロック図であり、図
２および図３と同一または相当の部分については同一の
符号を付し説明を省略する。

【００５１】この実施例においても、低速プロセッサ４
からＤ．Ｐ．Ｍ１に出力されるリードパルスおよびライ
トパルスは、高速クロック信号に同期し且つ高速クロッ
ク信号の１周期幅の立上がり微分パルスに変換され、こ
の立上がり微分パルスによりアクセスが行なわれる。

【００５２】また、高速プロセッサ２によりアクセスが
行なわれているときに、低速プロセッサ４が同一のアド
レスに対しアクセスを行なうと、第３ＡＮＤゲート２３
ｃにより高速プロセッサ２のアクセスが完了するまで低
速プロセッサ４は待機状態にされる。

【００５３】また、低速プロセッサ４によりアクセスが
行なわれているときに、高速プロセッサ２が同一のアド
レスに対しアクセスを行なうと、低速プロセッサ４のア
クセスが完了するまでビジー信号１０により高速プロセ
ッサ２は待機状態になるが、低速プロセッサ４のアクセ
ス動作は、高速クロック信号に同期し且つ高速クロック
信号の１周期幅の立上がり微分パルスにより短時間のう
ちに行なわれ完了するので、その後すぐ高速プロセッサ
２のアクセスが開始され、高速プロセッサ２の待機時間
が短縮されることになる。

【００５４】

【発明の効果】以上のように、請求項１の発明によれ
ば、低速側のプロセッサから出力されるリードパルスあ
るいはライトパルスを、ＪＫフリップフロップを有する
短縮パルス生成回路によりＤ．Ｐ．Ｍの低速プロセッサ
側のポートから出力されるビジー信号に応じて高速クロ
ック信号の１クロック周期幅の立上がり微分パルス信号
に変換しリードパルスおよびライトパルスとしてＤ．
Ｐ．Ｍに供給すると共に、さらにこのリードパルスおよ
びライトパルスによりデータラッチ回路とバッファ回路
とを制御するように構成したので、低速側のプロセッサ
によるアクセス時間が短縮され、低速側のプロセッサの
アクセスが高速側のプロセッサのアクセスより先着とな
り競合する場合に高速側のプロセッサのアクセス禁止時
間が短縮され、高速プロセッサの動作効率が向上する効
果がある。

【００５５】請求項２の発明によれば、低速側のプロセ
ッサから出力されるリードパルスあるいはライトパルス
を、ＲＳフリップフロップを有する短縮パルス生成回路
によりＤ．Ｐ．Ｍの低速プロセッサ側のポートから出力
されるビジー信号に応じて高速クロック信号の１クロッ
ク周期幅の立上がり微分パルス信号に変換しリードパル
スおよびライトパルスとしてＤ．Ｐ．Ｍに供給すると共
に、さらにこのリードパルスおよびライトパルスにより
データラッチ回路とバッファ回路とを制御するように構
成したので、低速側のプロセッサによるアクセス時間が
短縮され、低速側のプロセッサのアクセスが高速側のプ
ロセッサのアクセスより先着となり競合する場合に高速
側のプロセッサのアクセス禁止時間が短縮され、高速プ
ロセッサの動作効率が向上する効果がある。

【００５６】請求項３の発明によれば、低速側および高
速側のプロセッサから出力されるアドレスデータが所定
期間ラッチされ、ＪＫフリップフロップを有する短縮パ
ルス生成回路が低速側のプロセッサのリードパルスおよ
びライトパルスから生成した立上がり微分パルス信号に
より、低速側のプロセッサからアクセスが行なわれるよ
うに構成したので、低速側のプロセッサによるアクセス
時間が短縮され、低速側のプロセッサのアクセスが高速
側のプロセッサのアクセスより先着となり競合する場合
に高速側のプロセッサのアクセス禁止時間が短縮され、
高速プロセッサの動作効率が向上する効果がある。

【００５７】請求項４の発明によれば、低速側および高
速側のプロセッサから出力されるアドレスデータが所定
期間ラッチされ、ＲＳフリップフロップを有する短縮パ
ルス生成回路が低速側のプロセッサのリードパルスおよ
びライトパルスから生成した立上がり微分パルス信号に
より、低速側のプロセッサからアクセスが行なわれるよ
うに構成したので、低速側のプロセッサによるアクセス
時間が短縮され、低速側のプロセッサのアクセスが高速
側のプロセッサのアクセスより先着となり競合する場合
に高速側のプロセッサのアクセス禁止時間が短縮され、
高速プロセッサの動作効率が向上する効果がある。

【図面の簡単な説明】

【図１】請求項１の発明の一実施例による異速度プロセ
ッサ間データ通信装置を示すブロック図である。

【図２】請求項２の発明の一実施例による異速度プロセ
ッサ間データ通信装置を示すブロック図である。

【図３】請求項３の発明の一実施例による異速度プロセ
ッサ間データ通信装置を示すブロック図である。

【図４】請求項４の発明の一実施例による異速度プロセ
ッサ間データ通信装置を示すブロック図である。

【図５】従来の異速度プロセッサ間データ通信装置を示
すブロック図である。

【符号の説明】

１Ｄ．Ｐ．Ｍ（デュアルポートメモリ）２高速プロセッサ３高速クロック信号４低速プロセッサ２０データラッチ回路２１バッファ回路２２ＯＲゲート（論理和手段）２３ａ第１ＡＮＤゲート（第１論理積手段）２３ｂ第２ＡＮＤゲート２４ａ第１Ｄフリップフロップ２４ｂ第２Ｄフリップフロップ（第１立上がり微分パ
ルス生成手段）２３ｃ第３ＡＮＤゲート（第２論理積手段）２３ｅ第５ＡＮＤゲート（第３論理積手段）２３ｆ第６ＡＮＤゲート（第４論理積手段）２４ｃ第３Ｄフリップフロップ２４ｄ第４Ｄフリップフロップ２３ｄ第４ＡＮＤゲート（第２立上がり微分パルス生
成手段）２５ＪＫフリップフロップ３３高速側プロセッサ上位アドレスデコード部３６低速側プロセッサ上位アドレスデコード部３７ＲＳフリップフロップ３８，３９アドレスデータラッチ回路４１短縮パルス生成回路

Claims

【特許請求の範囲】

【請求項１】異なった速度で動作する複数のプロセッ
サがデュアルポートメモリに対しアクセスを行なうこと
で、上記デュアルポートメモリを介して上記複数のプロ
セッサ間でデータの授受を行ないデータ通信を行なう異
速度プロセッサ間データ通信装置において、低速側のプ
ロセッサへ出力するデータを一時保持するデータラッチ
回路と、上記低速側のプロセッサのデータバスを制御す
るバッファ回路と、高速側のプロセッサの上位アドレス
をデコードする高速側プロセッサ上位アドレスデコード
部と、上記低速側のプロセッサの上位アドレスをデコー
ドする低速側プロセッサ上位アドレスデコード部と、上
記低速側のプロセッサのリードパルスとライトパルスと
の論理和をとる論理和手段、その論理和手段から出力さ
れる信号と上記低速側プロセッサ上位アドレスデコード
部から出力される信号の論理積をとる第１論理積手段、
上記高速側のプロセッサのクロック信号と同期化された
上記第１論理積手段の出力信号の立上がり微分パルスを
生成する第１立上がり微分パルス生成手段、その微分パ
ルス生成手段により生成された立上がり微分パルスによ
りセットされ、上記第１論理積手段の出力信号の立ち上
がりを記憶するＪＫフリップフロップ、そのＪＫフリッ
プフロップの出力信号と上記デュアルポートメモリの低
速側のプロセッサ側のアクセスの可否を示すビジー信号
との論理積をとる第２論理積手段、上記高速側のプロセ
ッサのクロック信号と同期化された上記第２論理積手段
の出力信号の立上がり微分パルスを生成し出力する第２
立上がり微分パルス生成手段とからなる短縮パルス生成
回路と、上記第２立上がり微分パルス生成手段の出力信
号と上記低速側のプロセッサのリードパルスとの論理積
をとりその結果得られた信号を上記デュアルポートメモ
リの低速側プロセッサ側リード入力端子へ出力する第３
論理積手段と、上記第２立上がり微分パルス生成手段の
出力信号と上記低速側のプロセッサのライトパルスとの
論理積をとりその結果得られた信号を上記デュアルポー
トメモリの低速側プロセッサ側ライト入力端子へ出力す
る第４論理積手段とを備えたことを特徴とする異速度プ
ロセッサ間データ通信装置。
【請求項２】異なった速度で動作する複数のプロセッ
サがデュアルポートメモリに対しアクセスを行なうこと
で、上記デュアルポートメモリを介して上記複数のプロ
セッサ間でデータの授受を行ないデータ通信を行なう異
速度プロセッサ間データ通信装置において、低速側のプ
ロセッサへ出力するデータを一時保持するデータラッチ
回路と、上記低速側のプロセッサのデータバスを制御す
るバッファ回路と、高速側のプロセッサの上位アドレス
をデコードする高速側プロセッサ上位アドレスデコード
部と、上記低速側のプロセッサの上位アドレスをデコー
ドする低速側プロセッサ上位アドレスデコード部と、上
記低速側のプロセッサのリードパルスとライトパルスと
の論理和をとる論理和手段、その論理和手段から出力さ
れる信号と上記低速側プロセッサ上位アドレスデコード
部から出力される信号の論理積をとる第１論理積手段、
上記高速側のプロセッサのクロック信号と同期化された
上記第１論理積手段の出力信号の立上がり微分パルスを
生成する第１立上がり微分パルス生成手段、その第１立
上がり微分パルス生成手段により生成された立上がり微
分パルスによりセットされ、上記第１論理積手段の出力
信号の立ち上がりを記憶するＲＳフリップフロップ、そ
のＲＳフリップフロップの出力信号と上記デュアルポー
トメモリの低速側のプロセッサ側のアクセスの可否を示
すビジー信号との論理積をとる第２論理積手段、、上記
高速側のプロセッサのクロック信号と同期化された上記
第２論理積手段の出力信号の立上がり微分パルスを生成
し出力する第２立上がり微分パルス生成手段とからなる
短縮パルス生成回路と、上記第２立上がり微分パルス生
成手段の出力信号と上記低速側のプロセッサのリードパ
ルスとの論理積をとりその結果得られた信号を上記デュ
アルポートメモリの低速側プロセッサ側リード入力端子
へ出力する第３論理積手段と、上記第２立上がり微分パ
ルス生成手段の出力信号と上記低速側のプロセッサのラ
イトパルスとの論理積をとりその結果得られた信号を上
記デュアルポートメモリの低速側プロセッサ側ライト入
力端子へ出力する第４論理積手段とを備えたことを特徴
とする異速度プロセッサ間データ通信装置。
【請求項３】異なった速度で動作する複数のプロセッ
サがデュアルポートメモリに対しアクセスを行なうこと
で、上記デュアルポートメモリを介して上記複数のプロ
セッサ間でデータの授受を行ないデータ通信を行なう異
速度プロセッサ間データ通信装置において、低速側のプ
ロセッサへ出力するデータを一時保持するデータラッチ
回路と、上記低速側のプロセッサのデータバスを制御す
るバッファ回路と、高速側のプロセッサの上位アドレス
をデコードする高速側プロセッサ上位アドレスデコード
部と、上記低速側のプロセッサの上位アドレスをデコー
ドする低速側プロセッサ上位アドレスデコード部と、上
記低速側のプロセッサのリードパルスとライトパルスと
の論理和をとる論理和手段、その論理和手段から出力さ
れる信号と上記低速側プロセッサ上位アドレスデコード
部から出力される信号の論理積をとる第１論理積手段、
上記高速側のプロセッサのクロック信号と同期化された
上記第１論理積手段の出力信号の立上がり微分パルスを
生成する第１立上がり微分パルス生成手段、その微分パ
ルス生成手段により生成された立上がり微分パルスによ
りセットされ、上記第１論理積手段の出力信号の立ち上
がりを記憶するＪＫフリップフロップ、そのＪＫフリッ
プフロップの出力信号と上記デュアルポートメモリの低
速側のプロセッサ側のアクセスの可否を示すビジー信号
との論理積をとる第２論理積手段、上記高速側のプロセ
ッサのクロック信号と同期化された上記第２論理積手段
の出力信号の立上がり微分パルスを生成し出力する第２
立上がり微分パルス生成手段とからなる短縮パルス生成
回路と、その第２立上がり微分パルス生成手段の出力信
号と上記低速側のプロセッサのリードパルスとの論理積
をとりその結果得られた信号を上記デュアルポートメモ
リの低速側プロセッサ側リード入力端子へ出力する第３
論理積手段と、上記第２立上がり微分パルス生成手段の
出力信号と上記低速側のプロセッサのライトパルスとの
論理積をとりその結果得られた信号を上記デュアルポー
トメモリの低速側プロセッサ側ライト入力端子へ出力す
る第４論理積手段と、上記低速側のプロセッサから出力
されるアドレスデータおよび上記高速側のプロセッサか
ら出力されるアドレスデータをラッチするアドレスデー
タラッチ回路とを備えたことを特徴とする異速度プロセ
ッサ間データ通信装置。
【請求項４】異なった速度で動作する複数のプロセッ
サがデュアルポートメモリに対しアクセスを行なうこと
で、上記デュアルポートメモリを介して上記複数のプロ
セッサ間でデータの授受を行ないデータ通信を行なう異
速度プロセッサ間データ通信装置において、低速側のプ
ロセッサへ出力するデータを一時保持するデータラッチ
回路と、上記低速側のプロセッサのデータバスを制御す
るバッファ回路と、高速側のプロセッサの上位アドレス
をデコードする高速側プロセッサ上位アドレスデコード
部と、上記低速側のプロセッサの上位アドレスをデコー
ドする低速側プロセッサ上位アドレスデコード部と、上
記低速側のプロセッサのリードパルスとライトパルスと
の論理和をとる論理和手段、その論理和手段から出力さ
れる信号と上記低速側プロセッサ上位アドレスデコード
部から出力される信号の論理積をとる第１論理積手段、
上記高速側のプロセッサのクロック信号と同期化された
上記第１論理積手段の出力信号の立上がり微分パルスを
生成する第１立上がり微分パルス生成手段、その微分パ
ルス生成手段により生成された立上がり微分パルスによ
りセットされ、上記第１論理積手段の出力信号の立ち上
がりを記憶するＲＳフリップフロップ、そのＲＳフリッ
プフロップの出力信号と上記デュアルポートメモリの低
速側のプロセッサ側のアクセスの可否を示すビジー信号
との論理積をとる第２論理積手段、上記高速側のプロセ
ッサのクロック信号と同期化された上記第２論理積手段
の出力信号の立上がり微分パルスを生成し出力する第２
立上がり微分パルス生成手段とからなる短縮パルス生成
回路と、上記第２立上がり微分パルス生成手段の出力信
号と上記低速側のプロセッサのリードパルスとの論理積
をとりその結果得られた信号を上記デュアルポートメモ
リの低速側プロセッサ側リード入力端子へ出力する第３
論理積手段と、上記第２立上がり微分パルス生成手段の
出力信号と上記低速側のプロセッサのライトパルスとの
論理積をとりその結果得られた信号を上記デュアルポー
トメモリの低速側プロセッサ側ライト入力端子へ出力す
る第４論理積手段と、上記低速側のプロセッサから出力
されるアドレスデータおよび上記高速側のプロセッサか
ら出力されるアドレスデータをラッチするアドレスデー
タラッチ回路とを備えたことを特徴とする異速度プロセ
ッサ間データ通信装置。