JPS6073774A - インタ−フエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理システム、とりわけ、同期バスおよ
び非同期バスとメモリをインターフェースするための回
路に関する。

［従来技術］ データ処理システムを設計する場合、設計者は、システ
ム全体を同期システムにするか非同期システムにするか
、または、同期バス部分および非同期バス部分を設ける
か、を選択する必要がある。

はとんどのシステムは同期システムとして構成されてい
る。これによって、システムの各構成要素は共通のクロ
ックまたはシステム統合クロックで動作する。同期シス
テムの主な利点は、システムの各構成要素が高速・高性
能に互いに要求できまたそれに応答できることである。

非同期バスアーキテクチャの場合、データ処理システム
内の各構成要素は各自の内部クロックで動作する。内部
クロックはシステム内の他のクロックに同期されていな
くてもよい。このような構成にしておけば、同期システ
ムにおいてその動作が速すぎたり遅すぎたりするような
動作速度が揃っていない構成要素であっても使用するこ
とができる。一般に、非同期バスシステムの主な利点は
、システムに配置できる構成要素の数や種類融通が効く
ことである。しかしながらこのようなシステムは、構成
要素間で情報を交換する場合、構成要素に受け取られた
情報信号はその内部クロックで同期されるまでは処理で
きないので、時間的なロスを必ず伴う。

また同期装置と非同期装置を含むシステムとして次のよ
うなものがある。

Ｉ　ＢＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ
　Ｂｕｌｌｅｔｉｎ、１３− ９７７年３月、３６４３ページ以降に、同期メモリまた
は非同期メモリのいずれをもアドレス指定できるバスシ
ステムが開示されている。

米国特許第３９９９１６３号は複数の異なるメモリ装置
、テープ、ディスク等（そのうちの成るものは同期装置
であり構成るものは非同期装置である）が接続されたシ
ステムが開示されている。

［発明が解決しようとする問題点］ 同期装置と非同期装置を含むシステムとして前者の開示
例は、メモリに備えられるメモリコントローラをメモリ
ごとに別々に設計しなければならない。また後者の開示
例は、メモリコントローラは同期バスだけを介してＣＰ
Ｕに接続される。

従って本発明の目的は、メモリコン１〜ローラをメモリ
ごとに別々に設計することなく単一のメモリコントロー
ラを使用しかつこれを同期バスシステムおよび非同期バ
スシステムのいずれにも接続できる手段を提供すること
にある。

［問題点を解決するための手段］ バスシステムとメモリコントローラを接続する本発明に
基づくインターフェース回路は、それに接続されている
バスシステムが同期バスシステムであるかまたは非同期
バスシステムであるかによってそのことを示す同期モー
ド信号および非同期モード信号をそれぞれ供給し、バス
システムからメモリ制御信号を受け取ってメモリコント
ローラのタイミングでメモリ制御信号を同期し、前記同
期モード信号および非同期モード信号の論理状態に応じ
てメモリ制御信号をメモリコントローラへ伝達する。

良好な実施例では、メモリ制御信号に応答してメモリコ
ントローラが内部処理を終了したときに発生する応答信
号もこのインターフェース回路を介して、メモリコント
ローラからバスシステムへ伝達される。

インターフェース回路を簡単に構成するために、実施例
では、同期バスシステム用のプロトコルが非同期バスシ
ステム用のプロトコルに類似するように設計される。

　４− ［実施例］ 第１図は、プロセッサ１２が非同期バス１３および同期
バス１４に接続されるようなデータ処理システムを示す
。メモリ１１用のメモリコン１−ローラ１０が非同期バ
ス１３に接続され、メモリ１１Ａ用のメモリコントロー
ラＩＯＡが同期バス１４に接続される。本実施例のイン
ターフェース回路を利用する場合は、メモリコントロー
ラ１０およびメモリコントローラＩＯＡは同一のもので
あるので、これらのメモリコントローラに対して同一の
メモリカードをそれぞれ用意すればよい。必要ならば、
他に、非同期バス１３に非同期システム１５を、同期バ
ス１４に同期システム１６を、それぞれ接続してもよい
。非同期システム１５および同期システム１６は、メモ
リコントローラ（１０、ｌ０Ａ）を介して各バス（１３
，１４）に接続されるメモリ（１１，１１Ａ）へのアク
セス権を獲得するバスマスタとして働くこともできる。

第２図は第１図とは異なる構成を有するデータ処理シス
テムを示す。第２図において、単一のバス２０は、同期
システム２１の制御下にあるときは同期モードで作動し
、非同期システム２２の制御下にあるときは非同期モー
ドで作動する。図には示していないが、バス２０の支配
権をどちらのシステム（２１，２２）に与えるかを決定
するために、バス競合回避システムが設けである。バス
２０が同期モードで作動している場合は、同期システム
２１がメモリコントローラ１０を介してメモリ１１をア
クセスする。バス２０が非同期モードで作動している場
合は、非同期システム２２がメモリコントローラ１０を
介してメモリ１１をアクセスする。本実施例によれば、
メモリコントローラ１０は、同期入力および非同期入力
の両方を処理できる幾つかの共通回路を備えている。

本実施例に基づく汎用メモリコントローラを容易に実現
するために、同期モードで情報を転送するための同期プ
ロトコルが共通の非同期プロトコルに合わせて設計され
た。第３図および第４図は第７図および第８図に示す回
路で使用される弁間７− 期プロトコルを表わす。

第３図について説明する。第３図は非同期システム用の
書込みサイクルのプロトコルである。書込オペレーショ
ンを実行する場合、バスマスタは読取／書込み信号（以
下Ｒ／Ｗ信号という）１０１をハイにして同時にバス（
アドレスバスとデータバスを有する）ヘアドレス信号１
００およびデータ信号１０２を置く。メモリ選択信号１
０３は、アドレス信号１００およびデータ信号１−０２
がバスに置かれてかられずかに遅れてハイになる。これ
は、アドレス信号１００およびデータ信号１０２が有効
であることを示すためである。第３図のプロトコルは非
同期システム用であるので、メモリコントローラが書込
み要求に応答する時間の長さは不確定である（非同期シ
ステムの場合、メモリコントローラの正確な応答時間は
不明である）。

ところで、メモリコントローラがデータを受け取ると、
メモリコントローラは転送肯定応答信号（以下ＡＣＫ信
号という）１０４を発生する。バスマスタがメモリコン
トローラからＡＣＫ信号１８− Ｏ４を受け取ると、バスマスタは自身のメモリ選択信号
１０３をローにしてアドレス信号１００およびデータ信
号１０２をバスから除去する。これと同時にバスマスタ
はＲ／Ｗ信号１０１を非活動化する。第３図に示すよう
に、メモリコントローラは、メモリ選択信号１０３がロ
ーになったことに応答して、自身のＡＣＫ信号１０４を
ローにする。こうして書込みサイクルが終了する。

第４図について説明する。第４図は非同期システム用の
読取リサイクルのプロトコルである。読取リサイクルの
場合、バスマスタによってアドレス信号１００がアドレ
スバスに置かれ、これと同時に、読取りオペレーション
を要求することを示すようにＲ／Ｗ信号１０１がローに
される。アドレス信号１００がアドレスバスに置かれて
かられずかに遅れてメモリ選択信号１０３がハイになる
。

これは、アドレス信号１００が有効であることを示すた
めである。メモリコントローラはメモリ選択信号１０３
およびＲ／Ｗ信号１０１を受け取って、そのアドレスを
復号し指定された記憶場所をアクセスし、データバスに
要求されたデータ信号１０２を置く。メモリコントロー
ラは、次にＡＣＫ信号１０４をハイにしてデータバスの
データ信号１０２が有効であることを示す。バスマスタ
はＡＣＫ信号１０４を受け取ってデータ信号１０２を抽
出しメモリ選択信号１０３をローにする。その後、ＡＣ
Ｋ信号がローにされ、データバスからデータ信号１０２
が除去される。こうして読取りサイクルが終了する。

第５図および第６図は、第３図および第４図に示した非
同期プロトコルに類似するように゛構成された同期プロ
トコルである。同期プロトコルにおいては、共通のクロ
ック信号１０５が使用される。

クロック信号１０５は第５図および第６図のそれぞれに
示す。

第５図は同期書込みサイクルのプロトコルを示す。この
プロトコルの要件は、メモリ選択信号の立上がりの直前
に生じるクロック信号１０５の立上がりよりも前にまた
はその立上がりと同時に、バスマスタがアドレス信号１
００をアトレスハスに置くことおよびＲ／Ｗ信号１０１
をハイにすること、さらに、メモリ選択信号の立上がり
の直後に生じるクロック信号１０５の立下がりよりも前
にまたはその立下がりと同時に、バスマスタがデータ信
号１０２をデータバスに置くことである。

メモリ選択信号１０３はクロック信号１０５の立上りで
ハイにされなければならない。そうすればそのクロック
信号１０５の次の立下がりのときまでには、メモリ選択
信号１０３は安定になる。同期プロトコルにおいて、ア
ドレス信号１００とデータ信号１．０２の発生タイミン
グにずれがある理由は、読取リサイクルと書込みサイク
ルとが連続して実行される場合の効率を上げるためであ
るが、これについては後で説明する。

第５図は、当該書込みサイクルでアドレス指定されたメ
モリコントローラの応答時点が定まっていなくてもよい
ことを示している（同期システムではあるけれども全て
の事象が特定のクロックサイクルのところで生じるとは
限らない。）メモリコントローラが応答すると、ＡＣＫ
信号１０４をハイにしてデータを受取ったことを示す。

バスのプロトコルに基づいて、ＡＣＫ信号１０４はクロ
ック信号１０５の立下がりでハイにされねばならない。

そうすれば、そのクロック信号１０５の次の立上がりま
でにはＡＣＫ信号１０４は安定になる。バスマスタはＡ
ＣＫ信号１０４を受け取ると、メモリ選択信号１０３を
再びクロック信号１０５の立上がりでローにし、これと
同時に、アドレス信号１００およびデータ信号１０２を
それぞれのバスから除去しＲ／Ｗ信号を非活動化する。

メモリコントローラはメモリ選択信号１０３がローにな
ったことに応答して、クロック信号１０５の立下がりで
ＡＣＫ信号１−０４をローにする。こうして書込みサイ
クルが終了する。

第５図かられかるように、書込み要求に対するメモリコ
ントローラの応答時間は不定である。同期システムによ
っては、全ての事象が特定のクロックサイクルで生じる
ものもある。第５図で説明する同期システムはこの要請
を強いるものではない。しかしながら、第５図（および
第６図）に示１１− すプロトコルは、共通のクロック信号を使用するという
意味で゛′同期″プロトコルである。

第６図は同期読取リサイクルのプロトコルを示す。バス
マスタはアドレス信号１００をアドレスバスに置きＲ／
Ｗ信号１０１をローにする（これによって読取りオペレ
ーションであることを示す）。これらは、メモリ選択信
号の立上がりの直前に生じるクロック信号１０５の立上
がりよりも前にまたはその立」二がりと同時に、行われ
る。メモリ選択信号１０３はクロック信号１０５の立上
がりでハイにされるが、この理由は前述のとおりである
。メモリコントローラはメモリ選択信号１ｏ３を受け取
ると、アドレスを復号しメモリ読取りオペレーションを
実行し、クロック信号１０５の立下がりでＡＣＫ信号１
０４をハイにする。クロック信号１０５の立下がりでＡ
ＣＫ信号１０４をハイにする理由も前述のとおりである
。これは、非同期プロトコルとはわずかに違っている。

前述のように非同期の場合は、ＡＣＫ信号１０４は、デ
ータ信号１０２がデータバスへ置がれる前で、ハ１２− イになることはない。しかしながら同期の場合は、メモ
リコントローラがアドレス信号１００、読取りを示すＲ
／Ｗ信号１０１、およびメモリ選択信号１０３を受け取
ると、データ信号１０２をデータバスへ置くよりも０．
５サイクル分だけ前にＡＣＫ信号１０４をハイにする。

こうしてバスマスタはＡＣＫ信号１０４を受け取ること
によって、要求したデータが間もなくデータバスに置か
れクロック信号１０５の次の立下がり時にはそれが有効
になることを知る。バスのプロトコルに基づき、バスマ
スタによってデータがその時に抽出される。

その後、メモリ選択信号１０３は、クロック信号１０５
の立上がりでローになり、これと同時にアドレス信号１
００がアドレスバスから除去される。

メモリ選択信号１０３がローになったことに応答して、
クロック信号１０５の立下がりでＡＣＫ信号１０４がロ
ーにされ、データ信号１０２がデータバスから除去され
る。こうして読取リサイクルが終了する。

前述のように、同期読取リサイクルと同期書込　。

みサイクルが連続して実行される場合は、第５図および
第６図のプロトコルは優れた効果がある。

第６図かられかるように、読取リサイクルの終了すると
きは、データバスが使用可能になる前のアドレスバスが
使用可能になる前にアドレスバスが使用可能になる。さ
らに第５図かられかるように、データ信号１０２がデー
タバスに置かれるよりも前にアドレス信号１００がアド
レスバスに置かれる。従って、第５図および第６図に示
すプロトコルを用いれば、先行の読取リサイクルでデー
タバスがまだ使用中であってもバスマスタは次の書込み
サイクルのアドレス信号１００の送出を開始することが
できる。

このような効果は非同期システムでは得られない。

第５図および第６図に示す同期プロトコルでよりよい効
果を得るために、非同期プロトコルの場合に比して、メ
モリ選択信号１０３のタイミングの要件が図かられかる
ようにさらに厳しくなっている。第５図および第６図に
示すように、同期プ１５− ロトコルは、クロック信号１０５の立上がりでメモリ選
択信号１０３の上げ下げをしてクロック信号１０５の次
の立下がりまでにはメモリ選択信号１０３を必ず安定に
することを要請する。同様に、ＡＣＫ信号１０４はクロ
ック信号１０５の立下がりで上げ下げされ、次の立上が
りまでには確実に安定となる（使用されるクロック信号
１０５の遷移部は逆でもよい）。こうして読取リサイク
ルおよび書込みサイクルは効率良く実行することができ
る。

第３図ないし第６図かられかる重要な点は、同期プロト
コルが非同期プロトコルに類似するように構成されてい
ることである。両プロＩ〜コルを類似させることによっ
て、第７図および第８図に示す簡単な回路をメモリコン
トローラに設けるだけで、同期バスまたは非同期バスを
介して受け取られる情報のいずれをも処理することがで
きる。

次に第７図について説明する。復号部１９９はメモリ選
択信号１０３およびアドレス信号１００（当該メモリが
アドレス指定されていることを示１６− す）を受け取ると、メモリアクセス要求信号をハイにす
る（線２００）。第７図に示す回路が同期バスに接続さ
れるときは、同期モード信号（線２０４）がマルチプレ
クサ２０６へ供給されて線２０７の信号がハイになり、
この信号が状態機械制御部２０８へメモリアクセス要求
を示す。こうして状態機械制御部２０８は、バスのプロ
トコルで指定され既に同期化されているメモリアクセス
要求を受け取り、その後、必要に応じて内部のオペレー
ション（データの書込みまたは読取り）を実行する。

一方、第７図に示す回路が非同期バスに接続されるとき
は、同期モード信号（線２０４）がローになっているの
で、メモリアクセス要求信号（ハイ状態の線２００）は
マルチプレクサ２０６を、すぐには、通過しない。この
場合、メモリアクセス要求信号は、初めに、ラッチ１９
８によって内部クロック信号（線２０１）で同期され、
線２０２に出力信号を供給する。この信号（線２０２）
は、非同期モード信号が線２０３に供給されてい−１７
−〇〇 るときは、マルチプレクサ２０６を通過する。このよう
にして内部で同期化されて供給された線２０７の信号が
状態機械制御部２０８へメモリアクセス要求を示す。こ
うして状態機械制御部２０８はこの要求に応答しメモリ
の内部オペレーションを実行することができる。

線２０３および線２０４のモード信号は適切な手段によ
って発生できる。第７図の回路は同期モード信号をハイ
にする際のスイッチ１９７の状態（開）を示す６スイツ
チ１９７が閉じている場合は、インバータ２０５によっ
て非同期モード信号がハイになる。これらのモード信号
は、プログラム可能なレジスタ、ボードワイヤリング、
プログラム可能なジャンパ、システム資源からの入力、
または、他の適切な情報源で発生することもできる。

第８図は、状態機械制御部２０８で実行される内部処理
が終了したときにＡＣＫ信号１０４を発生するための回
路である。内部処理が終了すると状態機械制御部２０Ｂ
は線２０９に応答信号を供、　−１８− 給する。この信号でラッチ２１０がセットされて線２１
１に信号が発生される。線２１１はマルチプレクサ２０
６Ａに接続される。同期モード信号が線２０４に供給さ
れている場合は、その結果、ＡＣＫ信号１０４が発生さ
れる。

内部処理が終了すると状態機械制御部２０８は線２１２
にも応答信号を供給する。内部処理とは、書込み指令の
場合は入カデーダをラッチすること、読取り指令の場合
はデータバスにデータを置くこと、である。線２１２の
応答信号でラッチ２１３がセットされて線２１４に信号
が発生される。線２１４はマルチプレクサ２０６Ａに接
続される。

コントローラが非同期バスに接続されているときは、非
同期モード信号が線２０３に供給され、その結果、ＡＣ
Ｋ信号１０４が発生される。

第９図は線２０９および線２１２の応答信号のタイミン
グを表わす。線２０９のタイミングパルスＡは、データ
バスにデータ信号１０２が置かれる（データ読取りの場
合）直前に、状態機械制御部２０８によって発生される
。線２１２のタイミ１９− ングパルスＢは、データバスにデータ信号１０２が置か
れた直後に、発生される。非同期モードの場合、タイミ
ングパルスＢがマルチプレクサ２０６Ａを介してＡＣＫ
信号１０４を発生するので、ＡＣＫ信号１０４はタイミ
ングパルスＢかられずかに遅れてハイになる。以上のよ
うにして、ＡＣＫ信号１０４がデータバスのデータ信号
１０２が有効であることを示すためにハイにされるとい
う非同期プロトコルが構成される。

同期プロトコルの場合、タイミングパルスＡは、データ
信号１０２がデータバスに置かれる直前にハイにされる
。この結果、ＡＣＫ信号１０４は、データ信号１０２が
データバスに置かれる直前すなわち０．５サイクルだけ
前にハイにされる。前述のように、同期プロトコルの場
合は、バスマスタはＡＣＫ信号１０４を受け取った０、
５サイクル後にデータバスのデータを抽出する。メモリ
選択信号１０３がローになると、ＡＣＫリセット信号（
線２１５）が状態機械制御部２０８によって発生される
。この信号はラッチ２１０およびラッ２０− チ２１３をリセットし、それによってＡＣＫ信号１０４
はローになる。同期モード、非同期モードいずれの場合
でも、これは同時に起こる。

第７Ａ図および第８Ａ図はマルチプレクサ２０６および
マルチプレクサ２０６Ａに必要な論理を簡単に示す。第
７Ａ図では、メモリアクセス要求信号（線２００）と同
期モード信号（線２ｏ４）とをＡＮＤゲート２５０で組
合せることによって、線２０７に信号が供給される。同
様に、線２０２の信号と非同期モード信号（線２ｏ３）
とをＡＮＤゲート２５１で組合せることによって、線２
゜７に信号が供給される。

第８Ａ図では、線２１１の信号と同期モード信号（線２
０４）とをＡＮＤゲート２５２で組合せることによって
、ＡＣＫ信号１０４が発生される。

同様に、線２１４の信号と非同期モード信号（線２０３
）とをＡＮＤゲート２５３で組合せることによって、Ａ
ＣＫ信号１０４が発生される。

［発明の効果］ 以上説明したように、本発明に基づく簡単なインターフ
ェース回路を利用するだけで、同じメモリコントローラ
を同期バスシステムおよび非同期バスシステムのいずれ
にも接続す乞事ができる。

【図面の簡単な説明】

第１図は本発明を利用するメモリコントローラが同期バ
スおよび非同期バスにそれぞれ接続されるようなデータ
処理システムの構成を示すブロック図、第２図は本発明
を利用するメモリコントローラが同期モードまたは非同
期モードで動作する単一のバスに接続されるようなデー
タ処理システムの構成を示すブロック図、第３図および
第４図は第７図および第８図の回路で使用される非同期
システム用のデータ転送のプロトコルを示す図、第５図
および第６図は第７図および第８図の回路で使用される
同期システム用のデータ転送のプロトコルを示す図、第
７図、第７Ａ図、第８図、および第８Ａ図は本発明のイ
ンターフェース回路の実施例を表わす回路図、第９図は
第７図および第８図に示す回路の動作のタイミングを表
わす図である。 ＦＩＧ−Ｉ ＦＩＧ、　２ ＦＩＧ、　３ ＦＩＧ、　４ ＦＩＧ、　５ メモリ濃狡　−−４ａ庄ｉ−ｍ−−７フーーーー５　“
−一＼、−一一一一一一−ＡＣＫ　−−一エｄ巽ユ一一
一一一一一一一一。−、ｒ−−１−一一一ゝ＼−−−−
−−ＦＩＧ、　６ メモリ濫択−−７３１−−−−／′−一−９８−１＼−
一−−−−−ＡＣＫ’　＋０４−一一一−−−−−イ、
−７／−−−−１−一−−＼、−一一一一デ゛−クー勤
］＝口Ｍ＝■Ｉ ＦＩＧ、　７ ＦＩＧ、　７Ａ ＦＩＧ、　８ ＦＩＧ、　８Ａ

Claims (1)

1. 【特許請求の範囲】 バスシステムとメモリ制御手段とを接続し前記バスシス
   テムからのメモリアクセス要求信号を前記メモリ制御手
   段へ供給するインターフェース回路であって、 該インターフェース回路に接続されているバスシステム
   が同期バスシステムであるときは同期モード信号を供給
   し前記インターフェース回路に接続されているバスシス
   テムが非同期バスシステムであるときは非同期モード信
   号を供給する切替手段と、 前記バスシステムから前記メモリアクセス要求信号を受
   け取ってこれを前記メモリ制御手段へ伝達する受信手段
   と、 該受信手段に接続され、前記メモリ制御手段のタイミン
   グで前記メモリアクセス要求信号を同期する同期手段と
   、 該同期手段と前記メモリ制御手段との間および前記切替
   手段に接続され、前記同期モード信号および非同期モー
   ド信号を受け取って前記メモリアクセス要求信号を前記
   メモリ制御手段へ伝達する論理手段と、 を有することを特徴とするインターフェース回路・