JPH0431991A - メモリカード - Google Patents
メモリカードInfo
- Publication number
- JPH0431991A JPH0431991A JP2138973A JP13897390A JPH0431991A JP H0431991 A JPH0431991 A JP H0431991A JP 2138973 A JP2138973 A JP 2138973A JP 13897390 A JP13897390 A JP 13897390A JP H0431991 A JPH0431991 A JP H0431991A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- memory card
- control signal
- card
- Prior art date
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- Pending
Links
- 230000006378 damage Effects 0.000 abstract description 3
- 238000000605 extraction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
メモリとメモリを制御する制御回路を搭載しているメモ
リカードに関するものである。
リカードに関するものである。
第３図は、従来−船釣なＣＰＵとメモリの回路図である
。
。
メモリはＣＰＵのメモリマツプ上に構成され、アドレス
とＭＲＱ信号によって、デユード回路１３で、メモリの
チップイネーブル（ＭＣＥ）８が作られる。他の、読み
出し制御信号（ＯＥ）４、書き込み制御信号（ＷＥ）５
、データライン６はＣＰＵから直接メモリにつながって
いる。
とＭＲＱ信号によって、デユード回路１３で、メモリの
チップイネーブル（ＭＣＥ）８が作られる。他の、読み
出し制御信号（ＯＥ）４、書き込み制御信号（ＷＥ）５
、データライン６はＣＰＵから直接メモリにつながって
いる。
上記のような回路図及び構成は、機器本体の心臓部に当
り、当然このボードのひんばんな抜き挿しや、電源が印
加された状態での抜き挿しは考慮されてはいない。この
ため、挿抜時のデータ破壊や素子破壊はありえない。
り、当然このボードのひんばんな抜き挿しや、電源が印
加された状態での抜き挿しは考慮されてはいない。この
ため、挿抜時のデータ破壊や素子破壊はありえない。
しかし、メモリカードは、フロッピーディスクやハード
ディスクの代替えと位置付けられているため、フロッピ
ーディスクと同様に取りはずしができなければならず、
第３図と同様の回路構成では、挿抜時、特にカードに電
源が投入されている状態での挿抜時にデータ破壊が起こ
る。
ディスクの代替えと位置付けられているため、フロッピ
ーディスクと同様に取りはずしができなければならず、
第３図と同様の回路構成では、挿抜時、特にカードに電
源が投入されている状態での挿抜時にデータ破壊が起こ
る。
本発明は、上記の問題を解決すべくなされたもので、メ
モリカードのイネーブル信号（ＣＥ）をσＴとＷＥに掛
け合わせることにより、メモリカ−ド内のメモリへのア
クセスは、ＣＥがアクティブ状態でしかも、ＯＥ又はＷ
Ｅが同一タイミングでアクティブでなければならない、
これにより、カード挿抜時の信頼性を向上させたメモリ
カードを得ることを目的としたものである。
モリカードのイネーブル信号（ＣＥ）をσＴとＷＥに掛
け合わせることにより、メモリカ−ド内のメモリへのア
クセスは、ＣＥがアクティブ状態でしかも、ＯＥ又はＷ
Ｅが同一タイミングでアクティブでなければならない、
これにより、カード挿抜時の信頼性を向上させたメモリ
カードを得ることを目的としたものである。
本発明に係るメモリカードは、メモリカードのイネーブ
ル信号（ＣＥ）を、読み出し制御信号（ＯＥ）と書き込
み制御信号（ＷＥ）に掛け合わせたことを特徴とする。
ル信号（ＣＥ）を、読み出し制御信号（ＯＥ）と書き込
み制御信号（ＷＥ）に掛け合わせたことを特徴とする。
本発明によれば、上記手段により機器本体にメモリカー
ドを挿入又は抜去する際の電源投入・切断等の手順（シ
ーケンス）が簡単になる。
ドを挿入又は抜去する際の電源投入・切断等の手順（シ
ーケンス）が簡単になる。
またデータ破壊に対する信頼性も向上する。
第１図は、本発明のメモリカードのブロック図である。
第２図は、第１図中の制御回路７の回路図である。
本発明は、アドレス２． ＣＥ３． ＬＪｆ１４．
Ｗｆ１５の信号線を制御回路７につないでいる。制
御回路からはアドレスとＭＯＥ８．ＭＯＥ９．ＭＷＥｌ
ｏがメモリへ出力されている。データバスは、制御回路
を介してメモリとつなぐ場合もあるが、動作スピードが
遅くなったり、制御回路が大きくなるため直接メモリに
つないでいる。
Ｗｆ１５の信号線を制御回路７につないでいる。制
御回路からはアドレスとＭＯＥ８．ＭＯＥ９．ＭＷＥｌ
ｏがメモリへ出力されている。データバスは、制御回路
を介してメモリとつなぐ場合もあるが、動作スピードが
遅くなったり、制御回路が大きくなるため直接メモリに
つないでいる。
制御回路７は、アドレス２がそのままメモリへ出力され
る。一方、ＣＥ３もそのままメモリ側へ出力される。
（ＭＯＥ８） ＣＥ４とＷＥ５は、各々別々＋７）ＯＲゲート１１につ
ながり、ＯＲゲートの一方の入力には、ＣＥ４がつなが
っている。ＣＥ、ＯＥ、ＷＥをローアクティブとすると
、メモリカードをアクセスする時以外は、これらの信号
線はハイレベルとなっているため、ＯＲゲートはとじて
いる。
る。一方、ＣＥ３もそのままメモリ側へ出力される。
（ＭＯＥ８） ＣＥ４とＷＥ５は、各々別々＋７）ＯＲゲート１１につ
ながり、ＯＲゲートの一方の入力には、ＣＥ４がつなが
っている。ＣＥ、ＯＥ、ＷＥをローアクティブとすると
、メモリカードをアクセスする時以外は、これらの信号
線はハイレベルとなっているため、ＯＲゲートはとじて
いる。
しかし、アクセスする際は、ＣＥがローレベルかつＯＥ
又はＷＥがローレベルとなり、読み出し時には、ＯＥに
つながっているゲートが開くことにより、ＭＯＥがアク
ティブとなる。書き込み時にも上記と同様の事となる。
又はＷＥがローレベルとなり、読み出し時には、ＯＥに
つながっているゲートが開くことにより、ＭＯＥがアク
ティブとなる。書き込み時にも上記と同様の事となる。
以上の説明から明らかな様に、読み出し時にはＣＥとＯ
Ｅが、書き込み時には、ＣＥとＷＥが同じタイミングで
アクティブにならなければならず、挿抜時にノイズ的に
ＣＥ、ＯＥ、ＷＥがアクティブになったとしても、メモ
リ内のデータ破壊は発生じずらい効果がある。
Ｅが、書き込み時には、ＣＥとＷＥが同じタイミングで
アクティブにならなければならず、挿抜時にノイズ的に
ＣＥ、ＯＥ、ＷＥがアクティブになったとしても、メモ
リ内のデータ破壊は発生じずらい効果がある。
第１図は、本発明のメモリカードのブロック図である。
第２図は、第１図中の制御回路７の回路図である。
従来−船釣なＣＰＵとメモリの回路
第３図は、
図である。
１・・・メモリカード
７・・・制御回路
１１・・・メモリ
１２・・・ＣＰＵ
１３・・・デユード回路
第１図
第２図
Claims (1)
- 【特許請求の範囲】 メモリとメモリを制御するための制御回路をもつメモリ
カードにおいて、 読み出し制御信号と書き込み制御信号に、メモリカード
をイネーブルにする信号を掛け合わせたことを特徴とす
るメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138973A JPH0431991A (ja) | 1990-05-29 | 1990-05-29 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138973A JPH0431991A (ja) | 1990-05-29 | 1990-05-29 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0431991A true JPH0431991A (ja) | 1992-02-04 |
Family
ID=15234503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138973A Pending JPH0431991A (ja) | 1990-05-29 | 1990-05-29 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0431991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004102720A1 (en) * | 2003-05-15 | 2004-11-25 | Nissan Motor Co., Ltd. | Fuel cell system and control method |
-
1990
- 1990-05-29 JP JP2138973A patent/JPH0431991A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004102720A1 (en) * | 2003-05-15 | 2004-11-25 | Nissan Motor Co., Ltd. | Fuel cell system and control method |
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