JPH04320051A - 半導体装置の層間コンタクト構造及びその方法 - Google Patents

半導体装置の層間コンタクト構造及びその方法

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JPH04320051A
JPH04320051A JP3220575A JP22057591A JPH04320051A JP H04320051 A JPH04320051 A JP H04320051A JP 3220575 A JP3220575 A JP 3220575A JP 22057591 A JP22057591 A JP 22057591A JP H04320051 A JPH04320051 A JP H04320051A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に薄膜の下層導電層と上層導電層の抵
抗性接続を可能にした半導体装置の層間コンタクト構造
及びその方法に関する。
【０００２】
【従来の技術】ＶＬＳＩからＵＬＳＩへの微細化の進展
に伴い、物理的限界といえる多様な問題が可視化されて
いるが、その中コンタクト（ｃｏｎｔａｃｔ）について
は、幾何学的な段差増大、コンタクトホール及びバイア
ホールの微細化、導電物質の塗布性限界及び素子の薄膜
化から起因する断線等による不良接続問題が指摘されて
いる。
【０００３】図１は、上，下導電層を連結するためのコ
ンタクトホール（ｃｏｎｔａｃｔ　ｈｏｌｅ）を有する
一般の半導体装置の垂直断面図を示したもので、前記半
導体装置はその表面に厚い絶縁膜２が形成され電気的に
絶縁された半導体基板１と、前記絶縁膜上にたとえば３
０００〜４０００Å程度の厚さで蒸着され、パターン化
された第１導電層３と、前記絶縁膜と第１導電層上に形
成されコンタクトホールにより前記第１導電層を部分的
に露出させた厚い絶縁層４と、部分的に露出された第１
導電層と前記絶縁層４上に形成された金属配線６及び前
記第１導電層３と金属配線を接続させるコンタクトホー
ル５より構成されている。
【０００４】前記半導体装置は前記コンタクトホール５
を通じて第１導電層３と金属配線６が互いに連結され、
第１導電層あるいは金属配線の情報を金属配線あるいは
第１導電層に伝達する役割を果たすが、このような情報
伝達おいてその信頼度は導電層自体の物性のみならず、
導電層間のコンタクトにより左右されることもある。図
１において、前記コンタクトホール５は異方性蝕刻法、
たとえば反応性イオン蝕刻（ＲＩＥ）法を用いて形成す
るが、前記蝕刻法は集積回路パターンを高集積化する際
容易な蝕刻法である。
【０００５】高集積化による集積回路パターンの微細化
に伴い、素子の全体の大きさを縮めることのみならずそ
の幅や厚さを選択的に縮める必要があることになったが
、たとえばスタティックＲＡＭにおいては、各メモリセ
ルの高抵抗素子を形成させるために多結晶シリコン層を
部分的に薄膜化する場合や、前記薄膜化された高抵抗の
多結晶シリコン層の代わりにＰＭＯＳ薄膜トランジスタ
（ＴＦＰ　　ＳＲＡＭ）を用いる場合等である。
【０００６】図２は一般の層間コンタクト構造を有する
半導体装置のうち下部導電層が薄膜である場合の垂直断
面図である。
【０００７】前記垂直断面図は３０００〜４０００Å程
度の第１導電層の厚さが、たとえば５００Å程度に薄く
なることを除けば、前記図１のような工程により進むが
、絶縁膜２上に薄膜の導電層７の形成された半導体装置
基板１上に厚い絶縁層４を形成した後、異方性蝕刻たと
えば、ＲＩＥ法により前記薄膜の導電層７の一部分が露
出されるようにコンタクトホール５を形成する。
【０００８】次いで、前記絶縁層４と露出された薄膜の
導電層の全面に導電物質を蒸着した後パターニングして
薄膜導電層７をコンタクトホール５及び金属配線６より
構成された一般の層間コンタクト構造を完成する。
【０００９】コンタクトホール５が異方性蝕刻、たとえ
ばＲＩＥ法により形成されるとき加工すべき前記絶縁層
４に対する薄膜導電層７、たとえば不純物のドープされ
た多結晶シリコン層の蝕刻選択比はあまり大きくないの
で（一般に１０以下である）薄膜導電層７が極めて薄い
厚さ、すなわち前述のような５００Å程度の厚さに形成
される場合、絶縁層４の一部が許容誤差または工程マー
ジンを考慮した通常的な蝕刻時間の１．５倍に蝕刻され
たり、更に低い蝕刻選択比で蝕刻されれば前記蝕刻法に
より絶縁層４のみならず薄膜導電層７もやはり蝕刻され
、同時に絶縁膜２の一部も蝕刻され前記半導体基板１が
部分的に露出され、この状態で金属配線６が形成されれ
ば前記金属配線は半導体基板１の露出された部分と直接
に接続されコンタクト不良を招く。
【００１０】また、前記蝕刻により絶縁膜２の一部が除
去されないまま残されるとしても、露出された薄膜導電
層の全面と接続すべき前記金属配線が前記蝕刻工程によ
り除去されず残された薄膜導電層７の側面にのみ接続す
るので、実際の接続面積が縮められ抵抗性コンタクトに
不利になる。
【００１１】図３は、従来の方法による半導体装置の層
間コンタクト構造を示した垂直断面図で、前記薄膜導電
層と金属配線を直接に連結せず、たとえば金属とシリサ
イドのうちいずれか一つ又は厚い多結晶シリコン層８の
ような導電物質を介して間接に連結する方法を図示して
いる。
【００１２】従来の方法による前記半導体装置は、その
表面に厚い絶縁膜２が形成され、電気的に絶縁された半
導体基板１と、前記絶縁膜上にパターン化された第３導
電層８と、前記第３導電層８とは第１層間絶縁層９によ
り絶縁され第１コンタクトホール１００を通じて第３導
電層と連結される薄膜導電層７及び前記第３導電層８と
は第１層間絶縁層９及び第２層間絶縁層１０により絶縁
され、第２コンタクトホール２００を通じて第３導電層
と連結される金属配線６より構成される。
【００１３】前記従来の方法によれば、薄膜導電層７が
第３導電層８と前記第１コンタクトホール１００を通じ
て１次的に連結され、前記第３導電層８が再び前記第２
コンタクトホール２００を通じて金属配線６と連結され
ることにより薄膜導電層７に印加された情報は、第３導
電層８を通じて金属配線６に伝達され、金属配線６に印
加された情報は第３導電層８を通じて薄膜導電層７にそ
れぞれ伝達される。
【００１４】これは、金属配線６を接続するためのコン
タクトホールを前記薄膜導電層７上に直接形成しなくて
も前記薄膜導電層７及び金属配線６を連結することがで
きて、接続面積の減少による抵抗性コンタクト不良の誘
発を防止することができる。しかし、前記第３導電層８
として使用された金属、シリサイド及び多結晶シリコン
層は、その特性上新たな問題点を生ずるが、第３導電層
８として金属又はシリサイドを使用した場合、薄膜導電
層７として使われた不純物のドープされた多結晶シリコ
ン層の不純物のタイプにより、前記薄膜導電層７と第３
導電層８を連結するコンタクトの種類を決定することに
なるが、前記ドープされた不純物のタイプがＮ型の場合
は抵抗性コンタクトが可能である。前記ドープされた不
純物のタイプがＰ型の場合、前記薄膜導電層７と第３導
電層８との間にはＰＮ接合が生成されたような効果が生
じて整流性コンタクトを誘発するので、不良コンタクト
の原因になる問題点が生ずる。第３導電層８として厚い
多結晶シリコン層を使用した場合は、前記の場合で説明
した通りの原理で、薄膜導電層として使用された不純物
がドープされた多結晶シリコンの不純物のタイプにより
前記厚い多結晶シリコン層にドープされた不純物のタイ
プを決定するが、通常この両不純物のタイプは等しいも
のにした方が信頼性の高い抵抗性コンタクトのために好
適である。
【００１５】前述した方法による半導体装置の層間コン
タクト構造は、過多蝕刻により薄膜導電層が除去される
ことを防止することができるが、情報が第３導電層を通
じて伝達されるので、前記第３導電層と周辺物質との物
性差による不良コンタクトを誘発することになった。
【００１６】
【発明が解決しようとする課題】従って、本発明の目的
は薄膜導電層と厚い導電層を連結するコンタクトホール
構造と、前記薄膜導電層と金属配線を連結するコンタク
トホール構造を交差するように形成することにより、前
記薄膜導電層上に直接に金属配線をコンタクトできる半
導体装置の層間コンタクト構造を提供することである。
【００１７】本発明の他の目的は、薄膜導電層と金属配
線の良好な抵抗性コンタクトを提供する半導体装置の層
間コンタクト構造を提供することである。
【００１８】本発明のさらに他の目的は、前述の目的と
他の目的を達成するための適合したその製造方法を提供
することである。
【００１９】
【課題を解決するための手段】本発明の前述の目的と他
の目的を達成するための半導体装置の層間コンタクト構
造は、薄膜の導電層と金属配線層を電気的に接続させる
ための層間コンタクトにおいて、半導体基板、前記半導
体基板上に被覆される絶縁膜、前記絶縁膜の所定領域に
形成された厚い導電層、前記厚い導電層を覆う第１層間
絶縁層、前記厚い導電層上の前記第１層間絶縁層内に形
成される第１コンタクトホール、前記第１コンタクトホ
ールの内面には垂直構造物の形態であり、第１層間絶縁
層には水平構造物の形態である薄膜の導電層、前記薄膜
の導電層を覆う第２層間絶縁層、前記厚い導電層上の前
記第１及び第２層間絶縁層内に形成され、前記第１コン
タクトホールとは交差される形に形成される第２コンタ
クトホール及び前記第２コンタクトホールの内部を埋め
立てながら前記第２層間絶縁層上に形成される金属配線
層を具備して前記金属配線層と薄膜の導電層の直接接触
面積を広くすることを特徴とする。
【００２０】本発明の前述した更に他の目的を達成する
ために、薄膜の導電層と金属配線層を電気的に接続させ
るための層間コンタクト構造を有する半導体装置の製造
方法は、前記薄膜の導電層と金属配線層を接続させるた
めのコンタクトホールの形成された領域の垂直下端部に
厚い導電層を形成する工程と、前記厚い導電層の全面に
第１層間絶縁層を形成する工程と、前記第１層間絶縁層
に第１コンタクトホールを形成する工程と、第１コンタ
クトホールの形成された前記第１層間絶縁層上に薄膜の
導電層を形成する工程と、前記薄膜の導電層をパターニ
ングする工程と、パターニングされた前記薄膜の導電層
の全面に第２層間絶縁層を形成する工程と、前記第２層
間絶縁層及び第１層間絶縁層に前記第１コンタクトホー
ルと交差される形に第２コンタクトホールを形成する工
程と、第２コンタクトホールの形成された前記第２層間
絶縁層上に導電物質を蒸着する工程と、前記導電物質を
パターニングして金属配線層を形成する工程よりなるこ
とを特徴とする。
【００２１】
【作用】本発明、薄膜の導電層の下に厚い導電層が形成
され、二つの導電層が連結される構造を有するコンタク
ト構造であればどこでも適用可能な構造である。
【００２２】
【実施例】以下、添付した図面を参照して本発明をより
詳細に説明する。
【００２３】図４は、本発明による層間コンタクト構造
及びその方法を説明するための平面図である。
【００２４】正四角形に限定され、その内部に粗い斜線
が引かれた領域は厚い導電層を形成するためのマスクパ
ターンＰ２　であり、前記マスクパターンＰ２　の内部
に形成され、上下に長い長方形をなす領域は厚い導電層
と薄膜の導電層を連結するための第１コンタクトホール
を形成するためのマスクパターンＣ１　であり、横方向
に延長されその内部に稠密な斜線が引かれた領域は薄膜
の導電層を形成するためのマスクパターンＰ１　であり
、前記マスクパターンＣ１　と交差される形を持ち、左
右に長い長方形をなす領域は、薄膜の導電層と金属配線
を連結するための第２コンタクトホールを形成するため
のマスクパターンＣ２　であり、横方向に延長されその
内部に斜線が引かれていない領域は金属配線を形成する
ためのマスクパターンＰ３　である。
【００２５】図５は、本発明による半導体装置の層間コ
ンタクト構造を説明する斜視図で、前記図４のＡ−Ａ’
線を横切って見たものである。
【００２６】その表面に厚い絶縁膜２０が形成され電気
的に絶縁された半導体基板１０と、前記絶縁膜上にパタ
ーン化された厚い導電層５０、前記絶縁膜２０の全面に
形成され、前記厚い導電層５０上では部分的に除去され
た形を有する第１層間絶縁層４０、前記第１層間絶縁層
が部分的に除去された領域では垂直壁形に形成され、そ
の他の第１層間絶縁層上では一定した形にパターン化さ
れた薄膜導電層３０，３０ａ及び前記パターン化された
薄膜導電層３０及び除去されず残された第１層間絶縁層
上に形成された第２層間絶縁層４２より構成された前記
本発明による半導体装置の層間コンタクト構造は、垂直
壁形に形成された前記薄膜導電層３０ａにより更に広い
接続面積に確保できるので、信頼性のある抵抗性コンタ
クトが可能になる。
【００２７】図６Ａ〜図６Ｄを参照して本発明による半
導体装置の層間コンタクト方法をより詳細に説明する。
【００２８】まず、図６Ａを参照すれば、第１層間絶縁
層に第１コンタクトホールを形成する工程を図示したも
ので、半導体基板１０の全面に絶縁膜２０を厚く形成し
て前記半導体基板を電気的に絶縁させた後、厚い導電層
５０でたとえば、多結晶シリコンのような物質を厚く塗
布する。この際、前記多結晶シリコン層は前記層間コン
タクト構造を形成するために、別途の工程を添加して形
成できるが、通常、半導体素子形成途中に生ずる厚い多
結晶シリコン層の一部分を延長して形成する場合が多い
が、たとえばフルＣＭＯＳスタティックＲＡＭの場合、
ＭＯＳトランジスタを使用した通常の回路構造は層間絶
縁膜を間を置いて上下に形成された多くのゲート電極を
必要とするので厚い多結晶シリコンを容易に提供できる
。また、周辺回路で延長した場合と別途の工程により形
成された場合の両方とも前記多結晶シリコンにドープさ
れた不純物のタイプは問題にならないが、これは従来の
方法と異なり前記厚い導電層に情報伝達の媒介役割をし
ないからであり、通常別途工程により前記多結晶シリコ
ン層を形成する時は不純物をドープしない場合もある。
【００２９】次いで、前記マスクパターンＰ２　を用い
て前記多結晶シリコン層をパターニングして厚い導電層
５０を形成し、前記厚い導電層５０及び絶縁膜２０の全
面に厚く絶縁物質を塗布することにより第１層間絶縁層
４０を形成する。
【００３０】第１コンタクトホール１００は、第１層間
絶縁層に前記マスクパターンＣ１　を適用して形成する
が、この際使われる蝕刻法は異方性蝕刻法で、たとえば
反応性イオン蝕刻（ＲＩＥ）法のようなものにする。こ
の時厚い導電層５０は、前記蝕刻工程に対して蝕刻阻止
層として働く。
【００３１】図６Ｂを参照すれば、薄膜導電層３０及び
第２層間絶縁層４２を形成する工程を図示したもので、
第１コンタクトホール１００の形成された半導体基板の
全面に薄膜の導電層で、たとえば不純物のドープされた
多結晶シリコンのような物質を５００Å程度の厚さで塗
布した後、前記マスクパターンＰ１　を適用してパター
ニングすることにより薄膜導電層３０を形成する。
【００３２】次いで、絶縁物質を塗布した後その表面を
平坦化することにより、第２層間絶縁層４２を完成する
が、この際前記絶縁物質は絶縁効果のあるいずれのもの
であっても可能であるが、注意すべきことは前記第１層
間絶縁層４０を構成する絶縁物質と蝕刻選択比が等しい
か類似なものでなければならない。
【００３３】図６Ｃを参照すれば、第２コンタクトホー
ル２００を形成する工程を図示したもので、第２層間絶
縁層の形成された半導体基板の全面に感光膜を塗布した
後、前記マスクパターンＣ２　を適用してパターン化し
て感光膜パターン７０を形成する。次いで、前記感光膜
パターン７０の形成された半導体基板を異方性蝕刻のた
めのガスに露出させることにより、前記第２層間絶縁層
に第２コンタクトホールを形成する。この際、前記異方
性蝕刻工程は、第１コンタクトホールの形成のための蝕
刻工程と同様の方式で行い、前記マスクパターンＣ２　
を適用して形成された第２コンタクトホール２００は、
前記マスクパターンＣ１　を適用して形成された第１コ
ンタクトホール１００とは交差される形に形成される。
【００３４】第２コンタクトホールを形成するための前
記異方性蝕刻工程時生ずる実験的な色々の事実をより詳
しく説明すれば、前記蝕刻工程により除去されるべき物
質は第２層間絶縁層に限定されるべきであるが、前記薄
膜導電層が非常に薄い厚さに形成される場合、すなわち
前述したとおりの５００Å程度の厚さで形成される場合
は、第２層間絶縁層４２の一部が許容誤差又は工程マー
ジンを考慮した通常的な蝕刻時間の１．５倍に蝕刻され
たり、薄膜導電層と第２層間絶縁層との間の蝕刻選択比
が更に低くなれば、前記蝕刻工程より第２層間絶縁層４
２のみならず前記薄膜導電層３０もやはり蝕刻され、同
時に第１層間絶縁層４０の一部も蝕刻され、前記厚い導
電層が部分的に露出される。この時厚い導電層５０は、
前記蝕刻工程を止める蝕刻阻止層として働き、第１コン
タクトホール，内部側壁に形成された薄膜導電層の一部
は蝕刻されず残されるが、前記薄膜導電層の水平に露出
された部分は極めて薄くて蝕刻されてなくなり、前記第
１コンタクトホールの側壁に垂直方向に形成された部分
は、前記異方性蝕刻により除去されないので垂直壁形の
残る部分が生ずる。
【００３５】前記垂直壁形の薄膜導電層３０ａは、両側
面及び上面の広さを合したほどを金属コンタクトに対す
る接続面として提供することにより良好な抵抗性コンタ
クトを可能にする。
【００３６】図６Ｄを参照すれば、第１コンタクトホー
ルと第２コンタクトホールが交差される構造より形成さ
れた半導体基板の全面に導電物質を蒸着した後、前記マ
スクパターンＰ３　を適用してパターニングすることに
より前記金属配線６０を完成する。これにより、第１コ
ンタクトホールと第２コンタクトホールが交差される形
で形成され、前記構造の下部に厚い導電層が形成され、
前記構造を通じて前記厚い導電層、薄膜導電層及び金属
配線６０の連結される半導体装置の層間コンタクト構造
を完成する。
【００３７】図７は、本発明による層間コンタクトホー
ル構造を適用した半導体素子の一例の垂直断面図である
。
【００３８】スタティックＲＡＭにおいては、各メモリ
セルの負荷素子として多結晶シリコン層よりなった高抵
抗素子を用いたが、前記多結晶シリコンよりなった抵抗
素子の活性エネルギーおよび低い電圧での素子動作を考
慮してみるとき、待機電流（Ｓｔａｎｄｂｙ　Ｃｕｒｒ
ｅｎｔ）をマイクロアンペア（μｍ）水準に保持しなが
ら信頼性のあるメガビット級ＳＲＡＭを製造するために
必要な１０ＴΩの抵抗素子を製造するに多くの不便があ
ったので、薄膜の多結晶シリコンよりなったＰＭＯＳを
前記負荷素子として用いる方法が提案された。
【００３９】ＰＭＯＳ薄膜トランジスタ（ＴＦＴ；Ｔｈ
ｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）スタティック
ＲＡＭは、先にＳＲＡＭセルを構成するＮＭＯＳ素子を
半導体基板に形成してから絶縁膜を塗布し、前記絶縁膜
上に薄膜の多結晶シリコンよりなったＰＭＯＳトランジ
スタを形成する方法により製造された新たなＳＲＡＭセ
ルである。
【００４０】新たなＳＲＡＭにおいて、前記ＰＭＯＳト
ランジスタは負荷素子として用いられ、前記ＰＭＯＳを
形成する多結晶シリコン層の厚さによりその電気的特性
は異なることになるので、その厚さが薄いほどその電気
的特性が向上されることは多くの報告により明らかであ
る。
【００４１】図７に紹介された半導体装置は、ＮＭＯＳ
トランジスタの形成されている半導体基板１５上に電気
的絶縁のために形成された絶縁膜２０、前記絶縁膜上に
形成された薄膜のトランジスタ及び金属配線６００より
構成されており、この際、前記薄膜のトランジスタはゲ
ート電極５２、チャンネル領域３００ｂ及びＰ型不純物
拡散領域３００を具備して、前記Ｐ型不純物拡散領域の
３００一側は前記金属配線と連結されており、他のゲー
ト電極を延長した厚い多結晶シリコン層５４が前記Ｐ型
不純物拡散領域３００と金属配線を連結するための領域
の下に形成されている。本発明による層間コンタクト構
造は、前記不純物拡散領域３００と金属配線６００を接
続するために用いられた。
【００４２】
【発明の効果】以上述べたように、本発明による半導体
装置の層間コンタクト構造及びその方法は、薄膜の導電
層の下に厚い導電層が形成され、前記二つの導電層が連
結される構造を有するコンタクトであれば、どこにも適
用可能な構造であって、薄膜導電層と金属配線を直接に
連結しながらも信頼性のある抵抗性コンタクトを可能に
した。
【００４３】本発明は前記実施例に限らず、多くの変更
が本発明の技術的な思想内で当分野における通常の知識
を持つ人により可能であることは明らかである。
【図面の簡単な説明】
【図１】　　一般の層間コンタクト構造を有する半導体
装置の垂直断面図である。
【図２】　　一般の層間コンタクト構造を有する半導体
装置の下層導電層が薄膜である場合の垂直断面図である
。
【図３】　　一般の層間コンタクト構造を改善した従来
の半導体装置の垂直断面図である。
【図４】　　本発明による層間コンタクト構造及びその
方法を説明するための平面図である。
【図５】　　前記図４のＡ−Ａ’線を切って見た本発明
による半導体装置の層間コンタクト構造を説明する斜視
図である。
【図６】　　Ａ〜Ｄは本発明による半導体装置の層間コ
ンタクト方法を説明する断面図である。
【図７】　　本発明による層間コンタクト方法の一実施
例を示した垂直断面図である。
【符号の説明】

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】　　薄膜の導電層と金属配線層を電気的に
    接続させるための層間コンタクトにおいて、半導体基板
    、前記半導体基板上に被覆される絶縁膜、前記絶縁膜の
    所定領域に形成された厚い導電層、前記厚い導電層を覆
    う第１層間絶縁層、前記厚い導電層上の前記第１層間絶
    縁層上に形成される第１コンタクトホール、前記第１コ
    ンタクトホールの内面には垂直構造物の形態であり、第
    １層間絶縁層には水平構造物の形態である薄膜の導電層
    、前記薄膜の導電層を覆う第２層間絶縁層、前記厚い導
    電層上の前記第１及び第２層間絶縁層内に形成され、前
    記第１コンタクトホールとは交差される形に形成される
    第２コンタクトホール及び前記第２コンタクトホールの
    内部を埋め立てながら前記第２層間絶縁層上に形成され
    る金属配線層を具備して前記金属配線層と薄膜の導電層
    の直接接触面積を広くすることを特徴とする半導体装置
    の層間コンタクト構造。
  2. 【請求項２】　　前記厚い導電層は交差される形に形成
    された前記第１コンタクトホール及び第２コンタクトホ
    ールの全体の大きさより大きいことを特徴とする請求項
    １記載の半導体装置の層間コンタクト構造。
  3. 【請求項３】　　前記薄膜の導電層は多結晶シリコン層
    であることを特徴とする請求項１記載の半導体装置の層
    間コンタクト構造。
  4. 【請求項４】　　前記薄膜の導電層は不純物がドープさ
    れた多結晶シリコンであることを特徴とする請求項１記
    載の半導体装置の層間コンタクト構造。
  5. 【請求項５】　　前記第１層間絶縁層と第２層間絶縁層
    を蝕刻選択比が等しいか類似な絶縁物質で構成されるこ
    とを特徴とする請求項１記載の半導体装置の層間コンタ
    クト構造。
  6. 【請求項６】　　前記金属配線層は垂直壁形に形成され
    た前記薄膜の導電層が提供する接続面を取り囲む形に形
    成されることを特徴とする請求項１記載の半導体装置の
    層間コンタクト構造。
  7. 【請求項７】　　薄膜の導電層と金属配線層を電気的に
    接続させるための層間コンタクト構造を有する半導体装
    置の製造方法において、前記薄膜の導電層と金属配線層
    を接続させるためのコンタクトホールの形成された領域
    の垂直下端部に厚い導電層を形成する工程と、前記厚い
    導電層の全面に第１層間絶縁層を形成する工程と、前記
    第１層間絶縁層に第１コンタクトホールを形成する工程
    と、第１コンタクトホールの形成された前記第１層間絶
    縁層上に薄膜の導電層を形成する工程と、前記薄膜の導
    電層をパターニングする工程と、パターニングされた前
    記薄膜の導電層の全面に第２層間絶縁層を形成する工程
    と、前記第２層間絶縁層及び第１層間絶縁層に前記第１
    コンタクトホールと交差される形に第２コンタクトホー
    ルを形成する工程と、第２コンタクトホールの形成され
    た前記第２層間絶縁層上に導電物質を蒸着する工程と、
    前記導電物質をパターニングして金属配線層を形成する
    工程よりなる半導体装置の層間コンタクト構造の製造方
    法。
  8. 【請求項８】　　前記厚い導電層は前記第１コンタクト
    ホールと第２コンタクトホールが交差され形成された大
    きさより大きいことを特徴とする請求項７記載の半導体
    装置の層間コンタクト構造の製造方法。
  9. 【請求項９】　　前記厚い導電層は別途の追加工程によ
    り形成されることを特徴とする請求項７記載の半導体装
    置の層間コンタクト構造の製造方法。
  10. 【請求項１０】　　前記第１層間絶縁層と、第２層間絶
    縁層は、蝕刻選択比が等しいか類似な絶縁物質で形成す
    ることを特徴とする請求項７記載の半導体装置の層間コ
    ンタクト構造の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE36475E (en) 1993-09-15 1999-12-28 Hyundai Electronics Industries Co., Ltd. Method of forming a via plug in a semiconductor device
DE19521006C2 (de) 1994-06-08 2000-02-17 Hyundai Electronics Ind Halbleiterbauelement und Verfahren zu seiner Herstellung
US5627103A (en) * 1995-03-02 1997-05-06 Sony Corporation Method of thin film transistor formation with split polysilicon deposition
KR100338480B1 (ko) * 1995-08-19 2003-01-24 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
GB2333393B (en) * 1995-08-19 2000-03-29 Lg Electronics Inc Wiring structure for a liquid crystal display device and a method of manufacturing the same.
JP2005150339A (ja) * 2003-11-14 2005-06-09 Matsushita Electric Ind Co Ltd 電極形成方法、容量素子及びその製造方法
CN114256417A (zh) 2020-09-22 2022-03-29 长鑫存储技术有限公司 电容结构及其形成方法
US11929280B2 (en) 2020-09-22 2024-03-12 Changxin Memory Technologies, Inc. Contact window structure and method for forming contact window structure
CN114256135A (zh) * 2020-09-22 2022-03-29 长鑫存储技术有限公司 开口结构及其形成方法、接触插塞及其形成方法
EP4002437B1 (en) 2020-09-22 2023-08-02 Changxin Memory Technologies, Inc. Method of forming a contact window structure

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3518506A (en) * 1967-12-06 1970-06-30 Ibm Semiconductor device with contact metallurgy thereon,and method for making same
JPS6276653A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 半導体集積回路
JPH0815152B2 (ja) * 1986-01-27 1996-02-14 三菱電機株式会社 半導体装置及びその製造方法
JPS63268258A (ja) * 1987-04-24 1988-11-04 Nec Corp 半導体装置
JPH0680733B2 (ja) * 1987-11-12 1994-10-12 株式会社東芝 半導体装置の配線接続部
DE69031543T2 (de) * 1989-02-17 1998-04-09 Matsushita Electronics Corp Verfahren zum Herstellen einer Halbleitervorrichtung
JP3199717B2 (ja) * 1989-09-08 2001-08-20 株式会社東芝 半導体装置およびその製造方法

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