JPH04320063A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH04320063A JPH04320063A JP8698891A JP8698891A JPH04320063A JP H04320063 A JPH04320063 A JP H04320063A JP 8698891 A JP8698891 A JP 8698891A JP 8698891 A JP8698891 A JP 8698891A JP H04320063 A JPH04320063 A JP H04320063A
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- semiconductor layer
- film
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- 239000010409 thin film Substances 0.000 title claims abstract description 21
- 239000010408 film Substances 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 229910006990 Si1-xGex Inorganic materials 0.000 claims abstract description 8
- 229910007020 Si1−xGex Inorganic materials 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims 1
- 230000005669 field effect Effects 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置、イメージ
センサ等に用いることができる薄膜トランジスタに関す
る。
センサ等に用いることができる薄膜トランジスタに関す
る。
【０００２】
【従来の技術】近年、薄膜トランジスタはＯＡ機器のデ
ィスプレイ、ポケットサイズのテレビ受像器等の液晶表
示装置の駆動トランジスタとして実用化されている。ま
た、ポータブル機器・大型コンピュータ等の主記憶メモ
リに用いられる大容量ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の相補型
ＭＯＳトランジスタとして開発が進められている。
ィスプレイ、ポケットサイズのテレビ受像器等の液晶表
示装置の駆動トランジスタとして実用化されている。ま
た、ポータブル機器・大型コンピュータ等の主記憶メモ
リに用いられる大容量ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の相補型
ＭＯＳトランジスタとして開発が進められている。
【０００３】以下図３に従って従来の薄膜トランジスタ
の一例を示す。図３はｐ型薄膜トランジスタの内部構造
を示す断面図を示したものである。
の一例を示す。図３はｐ型薄膜トランジスタの内部構造
を示す断面図を示したものである。
【０００４】図３において、１２は絶縁基体、１３は能
動層となるポリシリコン薄膜、１４はゲート絶縁膜とな
る誘電体膜、１５はゲート電極となる導電性膜、１６は
ポリシリコン薄膜１３の一部でｐ型になっているソース
領域、１７はポリシリコン薄膜１３の一部でｐ型になっ
ているドレイン領域、１８はソース電極となる導電性膜
、１９はドレイン電極となる導電性膜である。
動層となるポリシリコン薄膜、１４はゲート絶縁膜とな
る誘電体膜、１５はゲート電極となる導電性膜、１６は
ポリシリコン薄膜１３の一部でｐ型になっているソース
領域、１７はポリシリコン薄膜１３の一部でｐ型になっ
ているドレイン領域、１８はソース電極となる導電性膜
、１９はドレイン電極となる導電性膜である。
【０００５】上記構成において、負のゲート電圧を印加
すると、能動層１３のゲートの下の領域にｐ型のチャネ
ルと呼ばれる導電層が形成され、この導電層によりソー
ス領域１６、ドレイン領域１７が電気的に接続される。 この状態で負のドレイン電圧を印加すると、キャリアで
あるホールがチャネルを通じてソース領域１６からドレ
イン領域１７へ流れることによりドレイン電流が生じる
。チャネルの形成はゲート電圧により決定されるので、
負のドレイン電圧をバイアスとして印加した状態で、ゲ
ート電圧を変えることによりドレイン電流を変調するこ
とができる。
すると、能動層１３のゲートの下の領域にｐ型のチャネ
ルと呼ばれる導電層が形成され、この導電層によりソー
ス領域１６、ドレイン領域１７が電気的に接続される。 この状態で負のドレイン電圧を印加すると、キャリアで
あるホールがチャネルを通じてソース領域１６からドレ
イン領域１７へ流れることによりドレイン電流が生じる
。チャネルの形成はゲート電圧により決定されるので、
負のドレイン電圧をバイアスとして印加した状態で、ゲ
ート電圧を変えることによりドレイン電流を変調するこ
とができる。
【０００６】
【発明が解決しようとする課題】このような従来の薄膜
トランジスタでは、ポリシリコン薄膜１３と誘電体膜１
４の界面でキャリアが散乱され、電界効果移動度が低く
なることによりトランジスタの電流駆動能力が低くなる
という課題があった。
トランジスタでは、ポリシリコン薄膜１３と誘電体膜１
４の界面でキャリアが散乱され、電界効果移動度が低く
なることによりトランジスタの電流駆動能力が低くなる
という課題があった。
【０００７】本発明は上記課題を解決するもので、電流
駆動能力の高い薄膜トランジスタを提供することを目的
とする。
駆動能力の高い薄膜トランジスタを提供することを目的
とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明の薄膜トランジスタは、少なくともゲート絶縁
膜下の半導体層が、下から順次ポリシリコン半導体層、
多結晶Ｓｉ１−ｘＧｅｘ半導体層、およびポリシリコン
バッファ層を積層した多層膜である構成による。
に本発明の薄膜トランジスタは、少なくともゲート絶縁
膜下の半導体層が、下から順次ポリシリコン半導体層、
多結晶Ｓｉ１−ｘＧｅｘ半導体層、およびポリシリコン
バッファ層を積層した多層膜である構成による。
【０００９】
【作用】本発明の薄膜トランジスタは上記した構成によ
り、ゲート絶縁膜との界面からポリシリコンバッファ層
を介して隔離された多結晶Ｓｉ１−ｘＧｅｘ半導体層内
に埋め込み型のチャネルが形成され、ゲート絶縁膜とポ
リシリコンバッファ層との界面におけるキャリアの表面
散乱の影響を減らすことができる。したがってキャリア
の電界効果移動度を大きくすることができ、トランジス
タの電流駆動能力を高くすることができる。
り、ゲート絶縁膜との界面からポリシリコンバッファ層
を介して隔離された多結晶Ｓｉ１−ｘＧｅｘ半導体層内
に埋め込み型のチャネルが形成され、ゲート絶縁膜とポ
リシリコンバッファ層との界面におけるキャリアの表面
散乱の影響を減らすことができる。したがってキャリア
の電界効果移動度を大きくすることができ、トランジス
タの電流駆動能力を高くすることができる。
【００１０】
【実施例】以下、本発明の一実施例を図１、図２を参照
しながら説明する。図１がｐ型薄膜トランジスタの内部
構成を示す断面図、図２が図１のＡ−Ａ′線に沿ったフ
ラットバンド状態でのエネルギーバンド図である。
しながら説明する。図１がｐ型薄膜トランジスタの内部
構成を示す断面図、図２が図１のＡ−Ａ′線に沿ったフ
ラットバンド状態でのエネルギーバンド図である。
【００１１】図１において、１は絶縁基体、２はポリシ
リコン半導体等で形成された島状の多層膜からなる能動
層、３はｎ型ポリシリコン半導体層、４はｎ型多結晶Ｓ
ｉ１−ｘＧｅｘ半導体層、５はｎ型ポリシリコンバッフ
ァ層、６は誘電体膜からなるゲート絶縁膜、７はゲート
電極、８，９はゲート電極７の両側の、能動層２の一部
で不純物が多くドープされてｐ型になっているソース領
域およびドレイン領域、１０はソース電極、１１はドレ
イン電極である。図２において、２０は伝導帯、２１は
フェルミ準位、２２は価電子帯である。
リコン半導体等で形成された島状の多層膜からなる能動
層、３はｎ型ポリシリコン半導体層、４はｎ型多結晶Ｓ
ｉ１−ｘＧｅｘ半導体層、５はｎ型ポリシリコンバッフ
ァ層、６は誘電体膜からなるゲート絶縁膜、７はゲート
電極、８，９はゲート電極７の両側の、能動層２の一部
で不純物が多くドープされてｐ型になっているソース領
域およびドレイン領域、１０はソース電極、１１はドレ
イン電極である。図２において、２０は伝導帯、２１は
フェルミ準位、２２は価電子帯である。
【００１２】上記構成において動作を説明すると、能動
層２のゲート絶縁膜６の下の領域では図２に示すように
価電子帯２２においてエネルギーバンドの不連続性が顕
著になり、多結晶Ｓｉ１−ｘＧｅｘ半導体層４にホール
の量子井戸が形成されてホールを閉じ込めることが可能
となる。ゲート電極７に負の電圧を印加することにより
上記量子井戸内のホールの数を増やすことができ、量子
井戸内に導電層が形成される。その導電層が薄膜トラン
ジスタの埋め込み型のチャネルとして動作する。したが
ってゲート絶縁膜との界面におけるキャリアの表面散乱
の影響が減り、ホールの電界効果移動度が大きくなるの
で、トランジスタの電流駆動能力が高くなる。
層２のゲート絶縁膜６の下の領域では図２に示すように
価電子帯２２においてエネルギーバンドの不連続性が顕
著になり、多結晶Ｓｉ１−ｘＧｅｘ半導体層４にホール
の量子井戸が形成されてホールを閉じ込めることが可能
となる。ゲート電極７に負の電圧を印加することにより
上記量子井戸内のホールの数を増やすことができ、量子
井戸内に導電層が形成される。その導電層が薄膜トラン
ジスタの埋め込み型のチャネルとして動作する。したが
ってゲート絶縁膜との界面におけるキャリアの表面散乱
の影響が減り、ホールの電界効果移動度が大きくなるの
で、トランジスタの電流駆動能力が高くなる。
【００１３】なお、図１の能動層２はソース領域８、ド
レイン領域９を含めて３層構造になっているが、３層構
造が意味をなすのはゲート電極７の下の部分であるので
、その部分のみを図示した。したがって製法によっては
図１のような構造にしてもよいことは当然である。
レイン領域９を含めて３層構造になっているが、３層構
造が意味をなすのはゲート電極７の下の部分であるので
、その部分のみを図示した。したがって製法によっては
図１のような構造にしてもよいことは当然である。
【００１４】
【発明の効果】以上の実施例から明らかなように本発明
によれば、少なくともゲート絶縁膜下の半導体層が、下
から順次ポリシリコン半導体層、多結晶Ｓｉ１−ｘＧｅ
ｘ半導体層、およびポリシリコンバッファ層を積層した
多層膜である構成によるので、ゲート絶縁膜との界面か
ら離れた多結晶Ｓｉ１−ｘＧｅｘ半導体層に埋め込み型
チャネルが形成され、キャリアの電界効果移動度が大き
くなるので、電流駆動能力の高い薄膜トランジスタを提
供できる。
によれば、少なくともゲート絶縁膜下の半導体層が、下
から順次ポリシリコン半導体層、多結晶Ｓｉ１−ｘＧｅ
ｘ半導体層、およびポリシリコンバッファ層を積層した
多層膜である構成によるので、ゲート絶縁膜との界面か
ら離れた多結晶Ｓｉ１−ｘＧｅｘ半導体層に埋め込み型
チャネルが形成され、キャリアの電界効果移動度が大き
くなるので、電流駆動能力の高い薄膜トランジスタを提
供できる。
【図１】本発明の一実施例の薄膜トランジスタの断面図
【図２】図１のＡ−Ａ′線に沿ったフラットバンド状態
でのエネルギーバンド図
でのエネルギーバンド図
【図３】従来の薄膜トランジスタの断面図
１ 絶縁基体
２ 能動層
３ ｎ型ポリシリコン半導体層（ポリシリコン半
導体層） ４ ｎ型多結晶Ｓｉ１−ｘＧｅｘ半導体層（多結
晶Ｓｉ１−ｘＧｅｘ 半導体層）５
ｎ型ポリシリコンバッファ層（ポリシリコンバッフ
ァ層） ６ ゲート絶縁膜 ７ ゲート電極 ８ ソース領域 ９ ドレイン領域 １０ ソース電極 １１ ドレイン電極
導体層） ４ ｎ型多結晶Ｓｉ１−ｘＧｅｘ半導体層（多結
晶Ｓｉ１−ｘＧｅｘ 半導体層）５
ｎ型ポリシリコンバッファ層（ポリシリコンバッフ
ァ層） ６ ゲート絶縁膜 ７ ゲート電極 ８ ソース領域 ９ ドレイン領域 １０ ソース電極 １１ ドレイン電極
Claims (1)
- 【請求項１】 絶縁基体上に形成された半導体層と、
その半導体層上にゲート絶縁膜を介して形成されたゲー
ト電極と、そのゲート電極の両側の、前記半導体層上に
形成されたソース、ドレイン領域とを少なくとも有する
薄膜トランジスタにおいて、少なくとも前記ゲート絶縁
膜下の半導体層が、下から順次ポリシリコン半導体層、
多結晶Ｓｉ１−ｘＧｅｘ半導体層およびポリシリコンバ
ッファ層を積層した多層膜であることを特徴とする薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8698891A JP2901205B2 (ja) | 1991-04-18 | 1991-04-18 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8698891A JP2901205B2 (ja) | 1991-04-18 | 1991-04-18 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04320063A true JPH04320063A (ja) | 1992-11-10 |
| JP2901205B2 JP2901205B2 (ja) | 1999-06-07 |
Family
ID=13902249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8698891A Expired - Fee Related JP2901205B2 (ja) | 1991-04-18 | 1991-04-18 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901205B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665981A (en) * | 1994-10-24 | 1997-09-09 | Micron Technology, Inc. | Thin film transistors and method of promoting large crystal grain size in the formation of polycrystalline silicon alloy thin films |
| US5698869A (en) * | 1994-09-13 | 1997-12-16 | Kabushiki Kaisha Toshiba | Insulated-gate transistor having narrow-bandgap-source |
| US5889292A (en) * | 1992-03-30 | 1999-03-30 | Sony Corporation | Semiconductor device having an improved thin film transistor |
| JP2004327777A (ja) * | 2003-04-25 | 2004-11-18 | Fujitsu Ltd | ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法 |
-
1991
- 1991-04-18 JP JP8698891A patent/JP2901205B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889292A (en) * | 1992-03-30 | 1999-03-30 | Sony Corporation | Semiconductor device having an improved thin film transistor |
| US5698869A (en) * | 1994-09-13 | 1997-12-16 | Kabushiki Kaisha Toshiba | Insulated-gate transistor having narrow-bandgap-source |
| US5665981A (en) * | 1994-10-24 | 1997-09-09 | Micron Technology, Inc. | Thin film transistors and method of promoting large crystal grain size in the formation of polycrystalline silicon alloy thin films |
| US5977560A (en) * | 1994-10-24 | 1999-11-02 | Micron Technology, Inc. | Thin film transistor constructions with polycrystalline silicon-germanium alloy doped with carbon in the channel region |
| US5985703A (en) * | 1994-10-24 | 1999-11-16 | Banerjee; Sanjay | Method of making thin film transistors |
| US6320202B1 (en) | 1994-10-24 | 2001-11-20 | Micron Technology, Inc. | Bottom-gated thin film transistors comprising germanium in a channel region |
| JP2004327777A (ja) * | 2003-04-25 | 2004-11-18 | Fujitsu Ltd | ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2901205B2 (ja) | 1999-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |