JPH04320341A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は絶縁ゲート型の電界効果
トランジスタ（ＦＥＴ）　を有する半導体装置の製造方
法に係り，　とくに，　半導体装置の高集積化にともな
って，　その構成要素である導電層および絶縁層が薄層
化される際に，　下地表面の段差部分における導電層の
カバレッジ不良に起因する配線等の高抵抗化や断線の発
生，　および，　層間絶縁層の耐圧向上のために導入さ
れた窒化シリコン膜の残渣の発生を防止する方法に関す
る。

【０００２】

【従来の技術】高集積化にともなってトランジスタ等の
半導体装置が微細化され，これにともなって，配線や電
極の幅および厚さの低減および層間絶縁層の層厚の低減
が必要とされている。その結果生じる配線抵抗や電極抵
抗の増大を避けるために，これら配線や電極に対して，
タングステン等の高融点金属のシリサイド膜と多結晶シ
リコン膜とを積層したいわゆるポリサイド構造が適用さ
れている。また，層間絶縁層の薄層化の典型的な例は，
例えば浮遊ゲートを有するＥＰＲＯＭ（消去および書き
込み可能な読み出し専用メモリ）における蓄積ゲートと
前記浮遊ゲートとの間の絶縁層に見ることができる。こ
の絶縁層としては従来ＳｉＯ２膜が用いられていたが，
　この絶縁層を薄くするとデータ保持特性が劣化する。 このため，Ｓｉ３Ｎ４膜を含む多層膜が用いられている
。

【０００３】

【発明が解決しようとする課題】上記ポリサイド構造の
配線や電極については，　一般にシリサイド膜のカバレ
ッジ性が悪いために，　下地表面の急峻な段差部分では
その層厚が薄くなり，　配線等の抵抗増大や断線を生じ
やすい。このような配線の例は，　図４に示すように，
　ゲート電極１上を，　絶縁層２を介して横切るように
形成された配線３として一般に見られるものである。配
線３は，　例えば厚さ　０．１μｍ　の多結晶シリコン
膜３Ａと，厚さ０．１５μｍ　のタングステン・シリサ
イド（ＷＳｉ２）膜３Ｂとから成る。 タングステン・シリサイド膜３Ｂは配線３の低抵抗化を
目的に設けられるのであるが，　ゲート電極１側面に充
分な厚さを以て堆積し難い。

【０００４】一方，　上記ＥＰＲＯＭ　における層間絶
縁層には，Ｓｉ３Ｎ４膜を含む多層膜構造の絶縁層が用
いられている。ある領域において急峻な段差を覆うよう
に形成されているこの絶縁層を除去しようとする場合に
，この段差近傍にＳｉ３Ｎ４　膜が残り，この残渣がの
ちのリソグラフ工程におけるパターン異常を生じる問題
があった。このような段差近傍におけるＳｉ３Ｎ４　膜
残渣の発生は，一般に，段差部分に堆積された膜を異方
性エッチングする際の実効厚さが大きく，また，Ｓｉ３
Ｎ４　はＳｉＯ２に比べてエッチングされ難いためであ
る。

【０００５】上記Ｓｉ３Ｎ４　膜残渣の発生について，
　浮遊ゲートを有するＥＰＲＯＭ　を例に，　図５およ
び図６を参照して説明する。図５（ａ）　は，　分離絶
縁層５によって覆われたシリコン基板（図示省略）表面
に，ＥＰＲＯＭを構成するＦＥＴ　形成領域６が配列さ
れた様子を示している。この表面に，　例えば多結晶シ
リコン層を堆積し，　これをＸ方向に延在する帯状にパ
ターニングする。図５（ｂ）　は，　一つのＦＥＴ　形
成領域６の拡大図であり，　前記帯状の多結晶シリコン
層７はＸ方向に配列する複数のＦＥＴ　形成領域６を覆
うようにパターニングされている。

【０００６】多結晶シリコン層７を上記のようにパター
ニングしたのち，前記シリコン基板表面に，　ＳｉＯ２
膜とＳｉ３Ｎ４　膜から成る前記多層膜を形成した断面
を同図（ｃ），（ｄ）　および（ｅ）　に示す。これら
断面図は，　それぞれ，　同図（ｂ）　におけるＸ−Ｘ
　断面，Ｙ−Ｙ断面およびＺ−Ｚ　断面を表している。 これらの断面図において，　符号８はシリコン基板８，
　符号９は第１のＳｉＯ２膜９Ａ，　Ｓｉ３Ｎ４　膜９
Ｂおよび第２のＳｉＯ２膜９Ｃから成る多層膜構造の層
間絶縁層，　符号１０はゲート絶縁層を示す。

【０００７】上記のように層間絶縁層９を形成したのち
，　シリコン基板８表面に第２の多結晶シリコン層を堆
積し，　これを，　Ｙ方向に延在する帯状にパターニン
グする。図６（ｆ）　は，　このようにパターニングさ
れた第２の多結晶シリコン層１１を示す。多結晶シリコ
ン層１１は，　Ｙ方向に配列する複数のＦＥＴ　形成領
域６上を通過し，　各々のＦＥＴ　形成領域６において
は，　その両側にえＦＥＴ　形成領域６の一部が表出す
るようにパターニングされている。 上記パターニングにおいては，　層間絶縁層９および多
結晶シリコン層７をもエッチングされる。同図（ｇ），
（ｈ）　および（ｉ）　は，　同図（ｆ）　におけるＸ
−Ｘ　断面，Ｙ−Ｙ断面およびＺ−Ｚ　断面をそれぞれ
表している。上記エッチングにより，　多結晶シリコン
層７は，　各々のＦＥＴ　形成領域６に対応する孤立し
た浮遊ゲートにパターニングされ，　この上を，　自己
整合的にパターニングされた多結晶シリコン層１１から
成る制御ゲートが走っている。これら浮遊ゲートと制御
ゲートとは，　層間絶縁層９によって電気的に分離され
ている。

【０００８】同図（ｆ）　に示すＺ−Ｚ　断面で表され
る領域では，　上記多結晶シリコン層１１，　層間絶縁
層９および多結晶シリコン層７のすべてが除去される。 しかしながら，　多結晶シリコン層７のＸ方向に沿った
側面の段差部分を覆っていた層間絶縁層９中のＳｉ３Ｎ
４　膜９Ｂが，　同図（ｉ）　に示すように，　前述の
ような理由によって分離絶縁層５上に残留するのである
。

【０００９】本発明は，　図４を参照して説明したよう
な，　急峻な段差部分におけるポリサイド構造の配線等
の断線または抵抗の増大することを第１の目的とし，　
図５および図６を参照して説明したような，　急峻な段
差部分を覆っていた多層膜絶縁層中のＳｉ３Ｎ４　膜か
ら成る残渣の発生を防止することを第２の目的とし，　
さらに，　高集積度かつ高性能の半導体装置，　とくに
，　浮遊ゲートを有するＥＰＲＯＭ　を，　収率よく製
造可能とすることを第３の目的とする。

【００１０】

【課題を解決するための手段】上記第１の目的は，　半
導体基板の一表面に該表面画定された素子形成領域を表
出する分離絶縁層を形成し，該素子形成領域に延在する
部分および該半導体基板表面に交差する側面を有する電
極を形成し，該分離絶縁層に対して選択的エッチングが
可能な物質から成る側壁層を該電極の側面に形成し，該
電極および側壁を覆う第２の絶縁層を該半導体基板表面
に形成し，多結晶シリコン層と高融点金属層とが順次積
層されて成る配線または電極を該第２の絶縁層を介して
少なくとも該側壁層上に形成する諸工程を含むことを特
徴とする本発明に係る半導体装置の製造方法によって達
成される。

【００１１】上記第２の目的は，半導体基板の一表面に
該表面に画定された素子形成領域を表出する分離絶縁層
を形成したのち該半導体基板表面に導電層を堆積し，該
導電層をパターニングして該素子形成領域に延在する部
分を有する電極を形成し，該導電層から成るかまたは該
分離絶縁層上に堆積された他の層から成り且つ該半導体
基板表面に交差する側面を有するパターンを該分離絶縁
層上に形成し，該分離絶縁層とは選択的エッチングが可
能な物質から成る側壁層を少なくとも該パターンの側面
に形成し，Ｓｉ３Ｎ４　膜を含む多層膜構造の第２の絶
縁層を該側壁層が設けられた該パターンを有する該半導
体基板表面に形成し，該第２の絶縁層を該電極上に残し
且つ少なくとも該パターン上からは除去するために該半
導体基板表面に対して垂直方向から異方性エッチングを
施す諸工程を含むことを特徴とする本発明に係る半導体
装置の製造方法によって達成される。

【００１２】上記第３の目的は，前記分離絶縁層が形成
された一導電型の前記半導体基板表面における前記素子
形成領域にゲート絶縁層を形成したのち該導電層を堆積
し，該導電層をパターニングして前記電極に連続した該
導電層から成る前記パターンを形成し，パターニングさ
れた該導電層から成る該電極およびパターンの側面に前
記側壁層を形成したのち該電極および該側壁層をマスク
として該素子形成領域に反対導電型の不純物を注入し，
該素子形成領域に不純物が注入された該半導体基板表面
に前記第２の絶縁層および第２の導電層を順次形成し，
該第２の導電層と該第２の絶縁層および前記第１の導電
層に対して選択的に前記異方性エッチングを施すことに
より該第１の導電層から成る該電極を電気的に孤立させ
且つ該第２の導電層を該第２の絶縁層を介して該電極上
を走行する第２の電極にパターニングするとともに該第
１の導電層から成る該パターンを除去する諸工程を含む
ことを特徴とする本発明に係る半導体装置の製造方法に
よって達成される。

【００１３】

【作用】図１は本発明の原理説明図であって，　既掲の
図面におけるものと同じ箇所には同一符号を付してある
。

【００１４】同図（ａ）　に示すように，　例えばゲー
ト電極１の側面に接して導電物質から成る側壁層２１を
形成してゲート電極１側面の段差部分の傾斜を緩やかに
することによって，この段差部分上を走行するポリサイ
ド構造の上層配線３のカバレッジを向上する。配線３は
多結晶シリコン膜３Ａとタングステン・シリサイド膜３
Ｂから成る。 また，同図（ｂ）　に示すように，　多結晶シリコン層
７等から成るパターンの段差部分を覆う層間絶縁層とし
てＳｉ３Ｎ４　膜９Ｂを含む多層膜構造の層間絶縁層９
を用いた場合，段差部分におけるＳｉ３Ｎ４　膜９Ｂの
異方性エッチングに対する実効的膜厚の増大が前記側壁
層２１の存在によって抑制されるため，同図（ｃ）　に
示すように，　段差部分における除去すべきＳｉ３Ｎ４
　膜９Ｂの残渣が生じない。前記側壁層２１を，　Ｓｉ
Ｏ２から成る分離絶縁層５と選択的エッチングが可能な
，例えば多結晶シリコン層から構成することによって，
側壁層２１を形成するための異方性エッチングにおいて
，分離絶縁層５等の下地絶縁層がエッチングされること
を防止可能となり，これら絶縁層の絶縁耐圧低下を回避
できる。

【００１５】ＬＤＤ　構造のＭＩＳ（Ｍｅｔａｌ−Ｉｎ
ｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＦ
ＥＴ（電界効果型）トランジスタ等において，　ゲート
電極に絶縁層から成る側壁層を設けること，　あるいは
，ソース・ドレインとオーバーラップしたゲート電極を
形成するために，導電層から成る側壁層を形成すること
は周知である。しかし，　絶縁層から成る側壁層の形成
は，　上述のように，　分離絶縁層等の絶縁耐圧低下を
惹起するおそれがある。また，　導電層から成る側壁層
を設ける従来の方法においては，　段差部分におけるポ
リサイド構造配線の断線や抵抗増大の問題あるいは多層
膜構造の層間絶縁層を構成するＳｉ３Ｎ４　膜が段差部
分に残渣を生じる問題等の，　本発明が課題としている
問題およびその解決に対する導電性側壁層の作用・効果
に関して認識されていない。

【００１６】

【実施例】図２および図３は，　浮遊ゲートを有するＥ
ＰＲＯＭ　の製造に本発明を適用した場合の一実施例の
工程説明図であって，　同図（ａ１）〜（ａ７）の群お
よび同図（ｂ１）〜（ｂ７）の群は，　それぞれ，　図
５（ｂ）　におけるＹ−Ｙ　断面およびＺ−Ｚ断面が工
程にともなって変化する様子を示す。これらにおいて，
　既掲の図面におけるもの同じ部分には同一符号を付し
てある。

【００１７】図２（ａ１）および（ｂ１）に示すように
，　例えばｐ型のシリコン基板８の一表面を，周知のＬ
ＯＣＯＳ　法により選択的熱酸化して分離絶縁層５を形
成する。分離絶縁層５によって画定されたＦＥＴ　形成
領域６に表出するシリコン基板８表面を熱酸化してゲー
ト絶縁層１０を形成する。次いで，　周知のＣＶＤ（化
学気相成長）法を用いて，　同図（ａ２）および（ｂ２
）に示すように，　シリコン基板８表面全体に厚さ　０
．２μｍ　の多結晶シリコン層７を堆積する。

【００１８】上記ののち，　周知のリソグラフ技術によ
り，　多結晶シリコン層７を，　同図（ａ３）および（
ｂ３）に示すようにパターニングする。パターニングさ
れた多結晶シリコン層７の平面形状は，　図５（ｂ）　
に示した形状と同じである。次いで，　周知のＣＶＤ　
法を用い，　同図（ａ４）および（ｂ４）に示すように
，　シリコン基板８表面全体に厚さ　０．２μｍ　の多
結晶シリコン層２０を堆積する。

【００１９】次いで，周知のＲＩＥ（反応性イオンエッ
チング）法により，　多結晶シリコン層２０に対して，
　シリコン基板８表面に垂直方向の異方性エッチングを
施す。その結果，　同図（ａ５）および（ｂ５）に示す
ように，　多結晶シリコン層７の側面に，　多結晶シリ
コン層２０から成る側壁層２１が形成される。そののち
，　多結晶シリコン層７と層間絶縁層９をマスクとして
，　ＦＥＴ　形成領域６に，　例えば砒素（Ａｓ）のよ
うなｎ型不純物をイオン注入して，　ソース領域および
ドレイン領域（いずれも図示省略）を形成する。

【００２０】次いで，　周知のＣＶＤ　技術を用いて，
　同図（ａ６）および（ｂ６）に示すように，　シリコ
ン基板８表面全体に層間絶縁層９を堆積する。層間絶縁
層９は，　共に厚さが　１００ÅのＳｉＯ２膜９ＡとＳ
ｉ３Ｎ４　膜９Ｂおよび厚さ５０ÅのＳｉＯ２膜９Ｃが
順次積層された多層膜構造を有する。次いで，　例えば
周知のＣＶＤ　技術を用いて，　シリコン基板８表面全
体に，　厚さ　０．１μｍ　の多結晶シリコン膜および
厚さ０．１５μｍ　のタングステン・シリサイド膜を順
次堆積する。そして，　周知のリソグラフ技術により，
　これら多結晶シリコン膜とタングステン・シリサイド
膜をパターニングして，　同図（ａ７）に示すように，
　前記多結晶シリコン膜３Ａとタングステン・シリサイ
ド膜３Ｂから成る上層配線３，　すなわち制御電極を形
成する。このパターニングされた配線３の平面形状は，
　図６（ｆ）　における多結晶シリコン層１１と同よう
に，　Ｙ方向に配列された複数のＦＥＴ　形成領域６を
横切って延在する。多結晶シリコン層７の側面に側壁層
２１が設けられているため，　多結晶シリコン層７側面
の段差部分におけるタングステン・シリサイド膜３Ｂの
カバレッジが向上され，　配線３の断線や抵抗増大が生
じない。

【００２１】上記パターニングにおいては，　配線３が
形成されたのち，同一のマスクを用いて，　層間絶縁層
９および多結晶シリコン層７が順次エッチングされる。 したがって，　図６（ｆ）　から明らかなように，　Ｚ
−Ｚ　断面で表される領域においては，　上層配線３を
構成するタングステン・シリサイド膜３Ｂと多結晶シリ
コン膜３Ａ，　層間絶縁層９を構成するＳｉＯ２膜９Ｃ
とＳｉ３Ｎ４　膜９ＢとＳｉＯ２膜９Ａとがすべて除去
され，　図３（ｂ７）に示すように，　分離絶縁層５が
表出する。多結晶シリコン層７の側面に側壁層２１が設
けられているため，　図６（ｉ）　に示したようなＳｉ
３Ｎ４　膜の残渣が分離絶縁層５上に生じない。

【００２２】上記ののち，　シリコン基板８表面全体に
，　例えばＰＳＧ（燐珪酸ガラス）から成る保護膜を堆
積し，この保護膜に形成したスルーホールを通じて，上
層配線３および図示しない前記ソース領域およびドレイ
ン領域に接続された電極を形成する。このようにして，
多結晶シリコン層７から成る浮遊ゲートと，　上層配線
３から成る制御電極を有するＥＰＲＯＭ　セルが各々の
ＦＥＴ　形成領域６に形成される。

【００２３】なお，上記実施例においては，　浮遊ゲー
トを構成する多結晶シリコン層７の側面における段差に
関係して生じる上層配線３の断線等および浮遊ゲートと
制御ゲート間の多層膜層間絶縁層中のＳｉ３Ｎ４　膜の
残渣のように，　同一のＥＰＲＯＭ　に発生する両問題
点の防止を例に説明を行ったが，　これらの問題点の一
方のみが生じる半導体装置に対しても本発明が適用可能
であることは言うまでもない。また，　本発明は，　ゲ
ート電極以外のパターンの側面における段差によって発
生する上記問題点に対しても有効であることも言うまで
もない。

【００２４】

【発明の効果】本発明によれば，　多層膜構造の絶縁層
を構成するＳｉ３Ｎ４　膜の残渣発生およびポリサイド
構造の配線または電極の断線または高抵抗化を防止し，
　これら絶縁層や配線等を用いて成る高密度・高性能の
半導体集積回路の製造歩留まりおよび信頼性を向上可能
とする効果がある。

【図面の簡単な説明】

【図１】　　本発明の原理説明図

【図２】　　本発明の一実施例の工程説明図（その１）

【図３】　　本発明の一実施例の工程説明図（その２）

【図４】　　従来の問題点説明図（その１）

【図５】　
　従来の問題点説明図（その２）

【図６】　　従来の問
題点説明図（その３）

【符号の説明】

１　　ゲート電極　　　　　　　　　　　　　　　　　
　　　　　　　　　　　８　　シリコン基板 ２　　絶縁層　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　９　　層間絶縁層 ３　　配線　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　９Ａ，　９Ｃ　　ＳｉＯ
２膜 ３Ａ，　７，　１１，　２０　　多結晶シリコン膜　　
　　　　　　　　９Ｂ　Ｓｉ３Ｎ４　膜 ３Ｂ　　タングステン・シリサイド膜　　　　　　　　
　　　　１０　　ゲート絶縁層 ５　　分離絶縁層　　　　　　　　　　　　　　　　　
　　　　　　　　　　　２１　　側壁層 ６　　ＦＥＴ　形成領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　半導体基板の一表面に該表面画定され
   た素子形成領域を表出する分離絶縁層を形成する工程と
   ，該素子形成領域に延在する部分および該半導体基板表
   面に交差する側面を有する電極を形成する工程と，該分
   離絶縁層に対して選択的エッチングが可能な物質から成
   る側壁層を該電極の側面に形成する工程と，該電極およ
   び側壁を覆う第２の絶縁層を該半導体基板表面に形成す
   る工程と，多結晶シリコン層と高融点金属層とが順次積
   層されて成る配線または電極を該第２の絶縁層を介して
   少なくとも該側壁層上に形成する工程とを含むことを特
   徴とする半導体装置の製造方法。
2. 【請求項２】　　半導体基板の一表面に該表面に画定さ
   れた素子形成領域を表出する分離絶縁層を形成したのち
   該半導体基板表面に導電層を堆積する工程と，該導電層
   をパターニングして該素子形成領域に延在する部分を有
   する電極を形成する工程と，該導電層から成るかまたは
   該分離絶縁層上に堆積された他の層から成り且つ該半導
   体基板表面に交差する側面を有するパターンを該分離絶
   縁層上に形成する工程と，該分離絶縁層とは選択的エッ
   チングが可能な物質から成る側壁層を少なくとも該パタ
   ーンの側面に形成する工程と，Ｓｉ３Ｎ４　膜を含む多
   層膜構造の第２の絶縁層を該側壁層が設けられた該パタ
   ーンを有する該半導体基板表面に形成する工程と，該第
   ２の絶縁層を該電極上に残し且つ少なくとも該パターン
   上からは除去するために該半導体基板表面に対して垂直
   方向から施される異方性エッチング工程とを含むことを
   特徴とする半導体装置の製造方法。
3. 【請求項３】　　前記分離絶縁層が形成された一導電型
   の前記半導体基板表面における前記素子形成領域にゲー
   ト絶縁層を形成したのち該導電層を堆積する工程と，該
   導電層をパターニングして前記電極に連続した該導電層
   から成る前記パターンを形成する工程と，パターニング
   された該導電層から成る該電極およびパターンの側面に
   前記側壁層を形成したのち該電極および該側壁層をマス
   クとして該素子形成領域に反対導電型の不純物を注入す
   る工程と，該素子形成領域に不純物が注入された該半導
   体基板表面に前記第２の絶縁層および第２の導電層を順
   次形成する工程と，該第２の導電層と該第２の絶縁層お
   よび前記第１の導電層に対して選択的に前記異方性エッ
   チングを施すことにより該第１の導電層から成る該電極
   を電気的に孤立させ且つ該第２の導電層を該第２の絶縁
   層を介して該電極上を走行する第２の電極にパターニン
   グするとともに該第１の導電層から成る該パターンを除
   去する工程とを含むことを特徴とする請求項２記載の半
   導体装置の製造方法。