JPH04320378A - メモリトランジスタ - Google Patents
メモリトランジスタInfo
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- JPH04320378A JPH04320378A JP3113675A JP11367591A JPH04320378A JP H04320378 A JPH04320378 A JP H04320378A JP 3113675 A JP3113675 A JP 3113675A JP 11367591 A JP11367591 A JP 11367591A JP H04320378 A JPH04320378 A JP H04320378A
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- memory transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はメモリトランジスタに
関する。
関する。
【０００２】
【従来の技術】例えばＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒ
ｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型
と称される不揮発性メモリトランジスタでは、ゲート絶
縁膜として物質の異なる２層を備え、下層ゲート絶縁膜
がＳｉＯ２膜（トンネル酸化膜）で上層ゲート絶縁膜が
Ｓｉ３Ｈ４膜（シリコン窒化膜）等のシリサイド膜から
なり、シリサイド膜上に形成されたゲート電極に＋ＶＧ
Ｓが印化されると、チャネルから電子がトンネル酸化膜
を通過してシリサイド膜との界面に捕獲され、これによ
りしきい値電圧Ｖｔｈが正のエンハンスメント型トラン
ジスタとなり、データが書込まれ、一方、ゲート電極に
−ＶＧＳが印加されると、チャネルから正孔がトンネル
酸化膜を通過してシリサイド膜中に捕獲され、これによ
りしきい値電圧Ｖｔｈが負のデプレッション型トランジ
スタとなり、データが消去されるようになっている。
ｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型
と称される不揮発性メモリトランジスタでは、ゲート絶
縁膜として物質の異なる２層を備え、下層ゲート絶縁膜
がＳｉＯ２膜（トンネル酸化膜）で上層ゲート絶縁膜が
Ｓｉ３Ｈ４膜（シリコン窒化膜）等のシリサイド膜から
なり、シリサイド膜上に形成されたゲート電極に＋ＶＧ
Ｓが印化されると、チャネルから電子がトンネル酸化膜
を通過してシリサイド膜との界面に捕獲され、これによ
りしきい値電圧Ｖｔｈが正のエンハンスメント型トラン
ジスタとなり、データが書込まれ、一方、ゲート電極に
−ＶＧＳが印加されると、チャネルから正孔がトンネル
酸化膜を通過してシリサイド膜中に捕獲され、これによ
りしきい値電圧Ｖｔｈが負のデプレッション型トランジ
スタとなり、データが消去されるようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このようなメモリトランジスタでは、ＳｉＯ２膜からな
るトンネル酸化膜の膜厚を５０Å以下と極めて薄くする
必要がある関係から、トンネル酸化膜を形成する際、Ｈ
２とＯ２を用いた希釈酸化あるいは分圧酸化、Ｏ２を用
いたドライ酸化、ランプアニール酸化、ＨＣｌとＯ２を
用いた塩酸酸化、ＴＣＡ（トリクロロエタン）とＯ２を
用いたＴＣＡ酸化等の酸化法によって形成しているが、
例えば通常のＭＯＳ構造の薄膜トランジスタにおける同
じくＳｉＯ２膜からなるゲート絶縁膜をパイロジェニッ
クスチーム酸化等の酸化法によって１０００〜３０００
Å程度と厚く形成した場合と比較して、５０Å以下の極
薄の酸化膜として最も重要な膜厚の制御性、均一性、再
現性が悪く、また界面準位密度が増加し、絶縁破壊特性
が劣化するという問題があった。しかしながら、パイロ
ジェニックスチーム酸化では、酸化膜を５０Å以下の極
薄には形成できない。この発明の目的は、トンネル酸化
膜の膜厚の制御性、均一性、再現性を良くすることがで
き、また界面準位密度を低減することのできるメモリト
ランジスタを提供することにある。
このようなメモリトランジスタでは、ＳｉＯ２膜からな
るトンネル酸化膜の膜厚を５０Å以下と極めて薄くする
必要がある関係から、トンネル酸化膜を形成する際、Ｈ
２とＯ２を用いた希釈酸化あるいは分圧酸化、Ｏ２を用
いたドライ酸化、ランプアニール酸化、ＨＣｌとＯ２を
用いた塩酸酸化、ＴＣＡ（トリクロロエタン）とＯ２を
用いたＴＣＡ酸化等の酸化法によって形成しているが、
例えば通常のＭＯＳ構造の薄膜トランジスタにおける同
じくＳｉＯ２膜からなるゲート絶縁膜をパイロジェニッ
クスチーム酸化等の酸化法によって１０００〜３０００
Å程度と厚く形成した場合と比較して、５０Å以下の極
薄の酸化膜として最も重要な膜厚の制御性、均一性、再
現性が悪く、また界面準位密度が増加し、絶縁破壊特性
が劣化するという問題があった。しかしながら、パイロ
ジェニックスチーム酸化では、酸化膜を５０Å以下の極
薄には形成できない。この発明の目的は、トンネル酸化
膜の膜厚の制御性、均一性、再現性を良くすることがで
き、また界面準位密度を低減することのできるメモリト
ランジスタを提供することにある。
【０００４】
【課題を解決するための手段】この発明は、半導体層と
ゲート電極との間にトンネル酸化膜とシリサイド膜とを
介在してなるメモリトランジスタにおいて、トンネル酸
化膜をＯ３ガスを用いて形成したオゾン酸化膜としたも
のである。
ゲート電極との間にトンネル酸化膜とシリサイド膜とを
介在してなるメモリトランジスタにおいて、トンネル酸
化膜をＯ３ガスを用いて形成したオゾン酸化膜としたも
のである。
【０００５】
【作用】この発明によれば、トンネル酸化膜をＯ３ガス
を用いて形成したオゾン酸化膜としているので、ＳｉＯ
２膜からなるトンネル酸化膜と比較して、Ｏ３がＯ２に
比べて反応性が高く、このため３５０℃程度の低温下で
あっても酸化膜の成長速度が速く、ひいては膜厚が１０
〜５０Å程度と極めて薄くても、膜厚の均一性を良くす
ることができ、またＯ３の流量、温度、圧力等の酸化処
理条件の設定が容易であり、このため膜厚の制御性およ
び再現性を良くすることができ、さらに界面準位密度が
低減し、絶縁破壊特性を良くすることができる。
を用いて形成したオゾン酸化膜としているので、ＳｉＯ
２膜からなるトンネル酸化膜と比較して、Ｏ３がＯ２に
比べて反応性が高く、このため３５０℃程度の低温下で
あっても酸化膜の成長速度が速く、ひいては膜厚が１０
〜５０Å程度と極めて薄くても、膜厚の均一性を良くす
ることができ、またＯ３の流量、温度、圧力等の酸化処
理条件の設定が容易であり、このため膜厚の制御性およ
び再現性を良くすることができ、さらに界面準位密度が
低減し、絶縁破壊特性を良くすることができる。
【０００６】
【実施例】図１〜図６はそれぞれこの発明の一実施例に
おけるメモリトランジスタの各製造工程を示したもので
ある。そこで、これらの図を順に参照しながら、メモリ
トランジスタの構造についてその製造方法と併せ説明す
る。
おけるメモリトランジスタの各製造工程を示したもので
ある。そこで、これらの図を順に参照しながら、メモリ
トランジスタの構造についてその製造方法と併せ説明す
る。
【０００７】まず、図１に示すように、単結晶のｎ型Ｓ
ｉ基板（半導体層）１の上面側にボロンイオンの注入拡
散により形成されたｐ型領域２の上面の所定のメモリト
ランジスタ形成領域以外に、図示しないシリコン窒化膜
をマスクとして、ＬＯＣＯＳ法によりフィールド酸化膜
３を形成する。この場合、Ｓｉ基板の代わりに、ポリシ
リコン基板を用いるようにしてもよい。次に、マスクと
してのシリコン窒化膜をエッチングして除去し、この除
去した部分におけるＳｉ基板１の上面に、３５０℃程度
の温度下でＯ３（オゾン）ガスを用いた常圧熱酸化処理
を施すことにより、Ｏ３酸化膜からなる下層ＵＴＯ（Ｕ
ｌｔｒａＴｈｉｎ Ｏｘｉｄｅ）膜（トンネル酸化膜）
４を１０〜５０Å程度の厚さに形成する。Ｏ３酸化膜か
らなるトンネル酸化膜は、ＳｉＯ２膜からなるトンネル
酸化膜と比較して、Ｏ３ガスはＯ２ガスに比べて反応性
が高いので、３５０℃程度の低温下であっても酸化膜の
成長速度が速く、このため膜厚が１０〜５０Å程度と極
めて薄くても、膜厚の均一性を良くすることができ、ま
たＯ３ガスは流量、温度、圧力等の酸化処理条件の設定
が容易であり、このため膜厚の制御性および再現性を良
くすることができ、さらに界面準位密度が低減し、絶縁
破壊特性を良くすることができる。
ｉ基板（半導体層）１の上面側にボロンイオンの注入拡
散により形成されたｐ型領域２の上面の所定のメモリト
ランジスタ形成領域以外に、図示しないシリコン窒化膜
をマスクとして、ＬＯＣＯＳ法によりフィールド酸化膜
３を形成する。この場合、Ｓｉ基板の代わりに、ポリシ
リコン基板を用いるようにしてもよい。次に、マスクと
してのシリコン窒化膜をエッチングして除去し、この除
去した部分におけるＳｉ基板１の上面に、３５０℃程度
の温度下でＯ３（オゾン）ガスを用いた常圧熱酸化処理
を施すことにより、Ｏ３酸化膜からなる下層ＵＴＯ（Ｕ
ｌｔｒａＴｈｉｎ Ｏｘｉｄｅ）膜（トンネル酸化膜）
４を１０〜５０Å程度の厚さに形成する。Ｏ３酸化膜か
らなるトンネル酸化膜は、ＳｉＯ２膜からなるトンネル
酸化膜と比較して、Ｏ３ガスはＯ２ガスに比べて反応性
が高いので、３５０℃程度の低温下であっても酸化膜の
成長速度が速く、このため膜厚が１０〜５０Å程度と極
めて薄くても、膜厚の均一性を良くすることができ、ま
たＯ３ガスは流量、温度、圧力等の酸化処理条件の設定
が容易であり、このため膜厚の制御性および再現性を良
くすることができ、さらに界面準位密度が低減し、絶縁
破壊特性を良くすることができる。
【０００８】次に、図２に示すように、９００〜１２０
０℃の高温下でＮＨ３ガスまたはＮＨ３を主成分とする
混合ガスを用いた熱処理を施し、下層ＵＴＯ膜４を介し
てそのすぐ下側におけるＳｉ基板１の上面を窒化し、Ｕ
ＴＮ（Ｕｌｔｒａ Ｔｈｉｎ Ｎｉｔｒｉｄｅ）膜５を
１０〜３０Å程度の厚さに形成する。この場合、下層Ｕ
ＴＯ膜４の部分に対応する領域のＳｉ基板１の上面のみ
を窒化することができるので、ＵＴＮ膜５を形成した後
に下層ＵＴＯ膜４を形成する場合に比べて、製造工程数
を減少することができ、かつ膜質が良好となり、エネル
ギバンドを緩傾斜とするので、一層の低電圧駆動が可能
となる。
０℃の高温下でＮＨ３ガスまたはＮＨ３を主成分とする
混合ガスを用いた熱処理を施し、下層ＵＴＯ膜４を介し
てそのすぐ下側におけるＳｉ基板１の上面を窒化し、Ｕ
ＴＮ（Ｕｌｔｒａ Ｔｈｉｎ Ｎｉｔｒｉｄｅ）膜５を
１０〜３０Å程度の厚さに形成する。この場合、下層Ｕ
ＴＯ膜４の部分に対応する領域のＳｉ基板１の上面のみ
を窒化することができるので、ＵＴＮ膜５を形成した後
に下層ＵＴＯ膜４を形成する場合に比べて、製造工程数
を減少することができ、かつ膜質が良好となり、エネル
ギバンドを緩傾斜とするので、一層の低電圧駆動が可能
となる。
【０００９】次に、図３に示すように、下層ＵＴＯ膜４
およびフィールド酸化膜３の上面に７００〜８００℃の
温度下でＳｉＨ２Ｃｌ２とＮＨ３の混合ガスを用いた減
圧ＣＶＤ法によりＳｉ３Ｎ４からなるＳｉ窒化膜（シリ
サイド膜）６を１００Å以下の厚さに形成する。この場
合、ＮＨ３の流量比を大きくしてＳｉ／Ｎ比を０．８５
〜１．１５程度として、Ｓｉ窒化膜６をＵＴＮ膜５より
もＳｉ過剰とすると、電荷捕獲特性を大きくすることが
できる。
およびフィールド酸化膜３の上面に７００〜８００℃の
温度下でＳｉＨ２Ｃｌ２とＮＨ３の混合ガスを用いた減
圧ＣＶＤ法によりＳｉ３Ｎ４からなるＳｉ窒化膜（シリ
サイド膜）６を１００Å以下の厚さに形成する。この場
合、ＮＨ３の流量比を大きくしてＳｉ／Ｎ比を０．８５
〜１．１５程度として、Ｓｉ窒化膜６をＵＴＮ膜５より
もＳｉ過剰とすると、電荷捕獲特性を大きくすることが
できる。
【００１０】次に、図４に示すように、Ｓｉ窒化膜６の
上面を直接酸化することにより、Ｓｉ窒化膜６の上面に
上層ＵＴＯ膜７を２０Å程度の厚さに形成する。この方
法として、９００〜１２００℃で熱酸化する高温処理で
もよいが、この場合にも３５０℃程度の温度下でＯ３ガ
スを用いた常圧熱酸化処理を施すことが望ましい。次に
、上層ＵＴＯ膜７の上面に６００℃程度の温度下でＳｉ
Ｈ４ガスを用いた減圧ＣＶＤ法によりゲート電極用のポ
リシリコン膜８を２０００Å程度の厚さに形成する。
上面を直接酸化することにより、Ｓｉ窒化膜６の上面に
上層ＵＴＯ膜７を２０Å程度の厚さに形成する。この方
法として、９００〜１２００℃で熱酸化する高温処理で
もよいが、この場合にも３５０℃程度の温度下でＯ３ガ
スを用いた常圧熱酸化処理を施すことが望ましい。次に
、上層ＵＴＯ膜７の上面に６００℃程度の温度下でＳｉ
Ｈ４ガスを用いた減圧ＣＶＤ法によりゲート電極用のポ
リシリコン膜８を２０００Å程度の厚さに形成する。
【００１１】次に、図５に示すように、ポリシリコン膜
８の上面にフォトレジスト膜９をパターン形成し、ドラ
イエッチングにより幅が２μｍ以下のゲート形成領域１
０を形成する。次に、この状態でリンイオンを注入拡散
し、ゲート形成領域１０の両側におけるｐ型領域２内に
高濃度の２つのｎ型領域１１を形成するとともに、ポリ
シリコン膜からなるゲート電極８の抵抗値を所定の値に
減少させる。２つのｎ型領域１１はソース領域およびド
レイン領域を形成するためのものである。この後、フォ
トレジスト膜９をエッチングして除去する。
８の上面にフォトレジスト膜９をパターン形成し、ドラ
イエッチングにより幅が２μｍ以下のゲート形成領域１
０を形成する。次に、この状態でリンイオンを注入拡散
し、ゲート形成領域１０の両側におけるｐ型領域２内に
高濃度の２つのｎ型領域１１を形成するとともに、ポリ
シリコン膜からなるゲート電極８の抵抗値を所定の値に
減少させる。２つのｎ型領域１１はソース領域およびド
レイン領域を形成するためのものである。この後、フォ
トレジスト膜９をエッチングして除去する。
【００１２】次に、図６に示すように、全表面に熱酸化
法、常圧酸化法、スパッタ酸化法等により層間絶縁膜１
２を形成し、エッチングにより所定の部分の層間絶縁膜
１２を除去して２つのコンタクトホール１３を形成する
。次に、層間絶縁膜１２の上面にＡｌからなるソース・
ドレイン電極１４をパターン形成して２つのｎ型領域１
１とそれぞれ接続させる。かくして、不揮発性メモリト
ランジスタが形成される。
法、常圧酸化法、スパッタ酸化法等により層間絶縁膜１
２を形成し、エッチングにより所定の部分の層間絶縁膜
１２を除去して２つのコンタクトホール１３を形成する
。次に、層間絶縁膜１２の上面にＡｌからなるソース・
ドレイン電極１４をパターン形成して２つのｎ型領域１
１とそれぞれ接続させる。かくして、不揮発性メモリト
ランジスタが形成される。
【００１３】次に、このメモリトランジスタの動作につ
いて説明するに、まずデータを書込む場合には、ゲート
電極８に＋ＶＧＳを印加すると、チャネル１５から電子
がＵＴＮ膜５および下層ＵＴＯ膜４を通過してＳｉ窒化
膜６中に捕獲され、これによりしきい値電圧Ｖｔｈが正
のエンハンスメント型トランジスタとなり、データが書
込まれる。データを消去する場合には、ゲート電極８に
−ＶＧＳを印加すると、チャネル１５から正孔がＵＴＮ
膜５および下層ＵＴＯ膜４を通過してＳｉ窒化膜６中に
捕獲され、これによりしきい値電圧Ｖｔｈが負のデプレ
ッション型トランジスタとなり、データが消去される。
いて説明するに、まずデータを書込む場合には、ゲート
電極８に＋ＶＧＳを印加すると、チャネル１５から電子
がＵＴＮ膜５および下層ＵＴＯ膜４を通過してＳｉ窒化
膜６中に捕獲され、これによりしきい値電圧Ｖｔｈが正
のエンハンスメント型トランジスタとなり、データが書
込まれる。データを消去する場合には、ゲート電極８に
−ＶＧＳを印加すると、チャネル１５から正孔がＵＴＮ
膜５および下層ＵＴＯ膜４を通過してＳｉ窒化膜６中に
捕獲され、これによりしきい値電圧Ｖｔｈが負のデプレ
ッション型トランジスタとなり、データが消去される。
【００１４】ところで、このメモリトランジスタでは、
Ｓｉ窒化膜６を下層ＵＴＯ膜４と上層ＵＴＯ膜７との２
つの酸化膜によって包囲しているので、Ｓｉ窒化膜６を
周囲から絶縁することができ、このためＳｉ窒化膜６か
らゲート電極８へのリーク電流が生じることがなく、デ
ータ保持特性を改善することができる。また、Ｓｉ窒化
膜６を包囲している下層ＵＴＯ膜４および上層ＵＴＯ膜
７を高温の熱酸化により形成しているので、完全に良質
で安定な酸化膜とすることができ、耐久性を良くするこ
とができる。さらに、ＵＴＮ膜５、下層ＵＴＯ膜４およ
び上層ＵＴＯ膜７が極めて薄いので、動作電圧の低電圧
化を図ることもできる。なお、このメモリトランジスタ
では、従来のものがＭＮＯＳ型と称されているのに対し
、ＭＯＮＯＮＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉ
ｄｅ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）型と称することができる。しかしながら、
この発明は従来タイプのＭＮＯＳ型にも適用可能である
。
Ｓｉ窒化膜６を下層ＵＴＯ膜４と上層ＵＴＯ膜７との２
つの酸化膜によって包囲しているので、Ｓｉ窒化膜６を
周囲から絶縁することができ、このためＳｉ窒化膜６か
らゲート電極８へのリーク電流が生じることがなく、デ
ータ保持特性を改善することができる。また、Ｓｉ窒化
膜６を包囲している下層ＵＴＯ膜４および上層ＵＴＯ膜
７を高温の熱酸化により形成しているので、完全に良質
で安定な酸化膜とすることができ、耐久性を良くするこ
とができる。さらに、ＵＴＮ膜５、下層ＵＴＯ膜４およ
び上層ＵＴＯ膜７が極めて薄いので、動作電圧の低電圧
化を図ることもできる。なお、このメモリトランジスタ
では、従来のものがＭＮＯＳ型と称されているのに対し
、ＭＯＮＯＮＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉ
ｄｅ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）型と称することができる。しかしながら、
この発明は従来タイプのＭＮＯＳ型にも適用可能である
。
【００１５】なお、この発明は、図７に示すように、Ｌ
ＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造と
称されるものにも適用することができる。この図におい
て、図６と同一名称部分には同一の符号を付し、その説
明を適宜省略する。このメモリトランジスタでは、ＵＴ
Ｎ膜５の両側がその上側の下層ＵＴＯ膜４等の両側に突
出され、この突出された部分に対応する領域のｎ型領域
１１が不純物濃度の低いソース・ドレイン領域１１ａと
され、それ以外の領域のｎ型領域１１が不純物濃度の高
いソース・ドレイン領域１１ｂとされ、そして不純物濃
度の低いソース・ドレイン領域１１ａによって高電界を
緩和するための領域が形成され、これにより通常のＭＯ
Ｓ構造のものと比較して、耐圧の向上等を図って高信頼
性化したＬＤＤ構造となっている。また、このメモリト
ランジスタでは、３つのｎ型領域１１が備えられ、左側
と中央の２つのｎ型領域１１に対応する部分によってＬ
ＤＤ構造のメモリトランジスタ２１が形成され、中央と
右側の２つのｎ型領域１１に対応する部分によってＬＤ
Ｄ構造の選択トランジスタ２２が形成された構造となっ
ている。そして、選択トランジスタ２２のゲート電極２
３にＶＯＮが印加されると、メモリトランジスタ２１が
消去状態のデプレッション型トランジスタとなっている
場合には２つのソース・ドレイン電極１４間に電流が流
れることによりデータが読出され、書込み状態のエンハ
ンスメント型トランジスタとなっている場合には２つの
ソース・ドレイン電極１４間に電流が流れず、メモリト
ランジスタ２１の状態を判定することができる。
ＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造と
称されるものにも適用することができる。この図におい
て、図６と同一名称部分には同一の符号を付し、その説
明を適宜省略する。このメモリトランジスタでは、ＵＴ
Ｎ膜５の両側がその上側の下層ＵＴＯ膜４等の両側に突
出され、この突出された部分に対応する領域のｎ型領域
１１が不純物濃度の低いソース・ドレイン領域１１ａと
され、それ以外の領域のｎ型領域１１が不純物濃度の高
いソース・ドレイン領域１１ｂとされ、そして不純物濃
度の低いソース・ドレイン領域１１ａによって高電界を
緩和するための領域が形成され、これにより通常のＭＯ
Ｓ構造のものと比較して、耐圧の向上等を図って高信頼
性化したＬＤＤ構造となっている。また、このメモリト
ランジスタでは、３つのｎ型領域１１が備えられ、左側
と中央の２つのｎ型領域１１に対応する部分によってＬ
ＤＤ構造のメモリトランジスタ２１が形成され、中央と
右側の２つのｎ型領域１１に対応する部分によってＬＤ
Ｄ構造の選択トランジスタ２２が形成された構造となっ
ている。そして、選択トランジスタ２２のゲート電極２
３にＶＯＮが印加されると、メモリトランジスタ２１が
消去状態のデプレッション型トランジスタとなっている
場合には２つのソース・ドレイン電極１４間に電流が流
れることによりデータが読出され、書込み状態のエンハ
ンスメント型トランジスタとなっている場合には２つの
ソース・ドレイン電極１４間に電流が流れず、メモリト
ランジスタ２１の状態を判定することができる。
【００１６】上記実施例では、この発明を単結晶半導体
基板に適用した場合について説明したが、これに限定さ
れず、半導体薄膜を用いて実施することもできる。この
場合、コプラナ型のみならず、逆コプラナ型、スタガ型
、逆スタガ型等にも適用することができる。
基板に適用した場合について説明したが、これに限定さ
れず、半導体薄膜を用いて実施することもできる。この
場合、コプラナ型のみならず、逆コプラナ型、スタガ型
、逆スタガ型等にも適用することができる。
【００１７】
【発明の効果】以上説明したように、この発明によれば
、トンネル酸化膜をＯ３ガスを用いて形成したオゾン酸
化膜としているので、ＳｉＯ２膜からなるトンネル酸化
膜と比較して、Ｏ３ガスがＯ２ガスに比べて反応性が高
く、このため３５０℃程度の低温下であっても酸化膜の
成長速度が速く、ひいては膜厚が１０〜５０Å程度と極
めて薄くても、膜厚の均一性を良くすることができ、ま
たＯ３ガスは流量、温度、圧力等の酸化処理条件の設定
が容易であり、このため膜厚の制御性および再現性を良
くすることができ、さらに界面準位密度が低減し、絶縁
破壊特性を良くすることができる。
、トンネル酸化膜をＯ３ガスを用いて形成したオゾン酸
化膜としているので、ＳｉＯ２膜からなるトンネル酸化
膜と比較して、Ｏ３ガスがＯ２ガスに比べて反応性が高
く、このため３５０℃程度の低温下であっても酸化膜の
成長速度が速く、ひいては膜厚が１０〜５０Å程度と極
めて薄くても、膜厚の均一性を良くすることができ、ま
たＯ３ガスは流量、温度、圧力等の酸化処理条件の設定
が容易であり、このため膜厚の制御性および再現性を良
くすることができ、さらに界面準位密度が低減し、絶縁
破壊特性を良くすることができる。
【図１】この発明の一実施例におけるメモリトランジス
タの製造に際し、Ｓｉ基板上に下層ＵＴＯ膜を形成した
状態の断面図。
タの製造に際し、Ｓｉ基板上に下層ＵＴＯ膜を形成した
状態の断面図。
【図２】このメモリトランジスタの製造に際し、下層Ｕ
ＴＯ膜下のＳｉ基板上にＵＴＮ膜を形成した状態の断面
図。
ＴＯ膜下のＳｉ基板上にＵＴＮ膜を形成した状態の断面
図。
【図３】このメモリトランジスタの製造に際し、下層Ｕ
ＴＯ膜上にＳｉ窒化膜を形成した状態の断面図。
ＴＯ膜上にＳｉ窒化膜を形成した状態の断面図。
【図４】このメモリトランジスタの製造に際し、Ｓｉ窒
化膜上に上層ＵＴＯ膜を形成した状態の断面図。
化膜上に上層ＵＴＯ膜を形成した状態の断面図。
【図５】このメモリトランジスタの製造に際し、ゲート
形成領域を形成した状態の断面図。
形成領域を形成した状態の断面図。
【図６】このメモリトランジスタの製造に際し、ソース
・ドレイン電極等を形成した状態の断面図。
・ドレイン電極等を形成した状態の断面図。
【図７】この発明の他の実施例におけるメモリトランジ
スタの要部の断面図。
スタの要部の断面図。
１ Ｓｉ基板（半導体層）
４ 下層ＵＴＯ膜（トンネル酸化膜）５ ＵＴＮ膜
６ Ｓｉ窒化膜（シリサイド膜）
７ 上層ＵＴＯ膜
８ ゲート電極
Claims (6)
- 【請求項１】 半導体層とゲート電極との間にトンネ
ル酸化膜とシリサイド膜とを介在してなるメモリトラン
ジスタにおいて、前記トンネル酸化膜はＯ３ガスを用い
て形成したオゾン酸化膜からなることを特徴とするメモ
リトランジスタ。 - 【請求項２】 前記トンネル酸化膜の膜厚は１０〜５
０Å程度であることを特徴とする請求項１記載のメモリ
トランジスタ。 - 【請求項３】 前記半導体層と前記トンネル酸化膜と
の間にＵＴＮ膜を介在してなることを特徴とする請求項
１記載のメモリトランジスタ。 - 【請求項４】 前記半導体層と前記トンネル酸化膜と
の間にＵＴＮ膜を介在するとともに、前記シリサイド膜
と前記ゲート電極との間にＵＴＯ膜を介在してなること
を特徴とする請求項１記載のメモリトランジスタ。 - 【請求項５】 前記半導体層はシリコンからなること
を特徴とする請求項１記載のメモリトランジスタ。 - 【請求項６】 前記半導体層はポリシリコンからなる
ことを特徴とする請求項１記載のメモリトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113675A JP3028635B2 (ja) | 1991-04-19 | 1991-04-19 | メモリトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113675A JP3028635B2 (ja) | 1991-04-19 | 1991-04-19 | メモリトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04320378A true JPH04320378A (ja) | 1992-11-11 |
| JP3028635B2 JP3028635B2 (ja) | 2000-04-04 |
Family
ID=14618322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113675A Expired - Lifetime JP3028635B2 (ja) | 1991-04-19 | 1991-04-19 | メモリトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028635B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147798A (ja) * | 2004-11-18 | 2006-06-08 | Hamamatsu Photonics Kk | 光検出素子 |
| JP2006147791A (ja) * | 2004-11-18 | 2006-06-08 | Hamamatsu Photonics Kk | 光検出素子の製造方法 |
| JP2007329343A (ja) * | 2006-06-08 | 2007-12-20 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US7682990B2 (en) | 2004-06-07 | 2010-03-23 | Renesas Technology Corp. | Method of manufacturing nonvolatile semiconductor memory device |
| US8330207B2 (en) | 2006-09-26 | 2012-12-11 | Samsung Electronics Co., Ltd. | Flash memory device including multilayer tunnel insulator and method of fabricating the same |
-
1991
- 1991-04-19 JP JP3113675A patent/JP3028635B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7682990B2 (en) | 2004-06-07 | 2010-03-23 | Renesas Technology Corp. | Method of manufacturing nonvolatile semiconductor memory device |
| JP2006147798A (ja) * | 2004-11-18 | 2006-06-08 | Hamamatsu Photonics Kk | 光検出素子 |
| JP2006147791A (ja) * | 2004-11-18 | 2006-06-08 | Hamamatsu Photonics Kk | 光検出素子の製造方法 |
| JP2007329343A (ja) * | 2006-06-08 | 2007-12-20 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US7928496B2 (en) | 2006-06-08 | 2011-04-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| US8330207B2 (en) | 2006-09-26 | 2012-12-11 | Samsung Electronics Co., Ltd. | Flash memory device including multilayer tunnel insulator and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3028635B2 (ja) | 2000-04-04 |
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