JPH0432090A

JPH0432090A - 半導体回路

Info

Publication number: JPH0432090A
Application number: JP2137254A
Authority: JP
Inventors: Satoshi Yoshikawa; 聡吉川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-05-29
Filing date: 1990-05-29
Publication date: 1992-02-04
Anticipated expiration: 2013-11-18
Also published as: JP2825102B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕ＡＳＩＣ等においてレジスタに新しいデータを書き込む
機能を有する半導体回路に関し、信号の遅延等によりデータライン上にスパイク等が発生
した場合でも正常なタイミングでデータの書き換えが行
われる半導体回路を提供することを目的とし、多数の入力信号が予め定められた条件を満足したときに
出力信号を生成する信号生成回路と、制御信号に応答し
て前記信号生成回路からの前記出力信号を入力するクロ
ックバッファ部と、前記クロックバッファ部からの出力
に応答して入力されるデータ信号を一時的に保持するレ
ジスタと、前記制御信号および前記クロックバッファ部
からの信号を入力し、所定の論理となったときに前記ク
ロックバッファ部への前記制御信号の入力を禁止する禁
止ゲート部とを備えるように構成する。

〔産業上の利用分野〕

本発明は特定用途向けＩＣ（以下、ＡＳＩＣと称する）
等においてレジスタに新しいデータを書き込む機能を有
する半導体回路に関する。

近年、ＡＳＩＣの設計容易化の観点より上記ＡＳＩＣに
おける各ＬＳＩチップの構成要素である多数のユニット
セルやマクロセル等の論理機能素子を大規模マクロによ
り効率良く搭載することが要望されている。この大規模
マクロを実現するための具体的な方法として、下北に示
すハードマクロ、ソフトマクロおよびコンパイルドセル
方式の３通りがある。まず第１に、ハードマクロは、各
論理機能素子およびその位置関係を予め定めてマスクパ
ターンをすべて固定する方法であり、信号の伝播遅延時
間特性（ＡＣ特性）は一義的に決定されるが、テクノロ
ジーの進歩の度に新しいマスクパターンを再度作成する
という手間がかかる。第２に、ソフトマクロは、ＬＳＩ
チップの論理機能のみを予め定める方法であり、上記ハ
ードマクロと異なり、マスクパターンはチップレイアウ
ト時に初めて決定される。したがって、信号の伝播遅延
時間特性はチップレイアウト後まで保証されないが、テ
クノロジーの進歩の度に新しいマスクパターンを作成す
る必要がないという利点を有している。第３に、コンパ
イルドセル方式は、上記ハードマクロの一種であるが特
に以下の点に特徴がある。すなわち、基本になる回路部
分のマスクパターンを予め登録しておき、ＬＳＩのカス
タマイズ時に上記の基本パターンを組み合わせて目的と
する回路を実現するためのものであり、主としてＲＡＭ
、　　ＲＯＭおよび乗算器等のデータバス系の大規模マ
クロを実現する際に適用され得る。

本発明は、上記３通りの方式の中で、特にテクノロジー
の進歩に柔軟かつ迅速に対応することが可能なソフトマ
クロにより設計されたＬＳＩチップ内のレジスタに新し
いデータを書き込むためのトリガとなるクロック等を生
成するための半導体回路、例えばマスクスライス形のク
ロック発生回路について言及するものである。

〔従来の技術〕

第４図は従来の半導体回路の一例を示す図である。ただ
し、ここでは、レジスタ２が１つのフリップフロップ（
以下、ＦＦと略記する）から構成される場合を代表して
説明することとする。

第４図において、１１はクロック生成部であり、１つの
ＯＲ回路から構成されている。このＯＲ回路には、ＣＰ
Ｕ等からの複数種の制御信号が入力される。これらの制
御信号の中には、アドレス指定用のアドレス信号ＡＯ，
Ａｌ、チップ指定用のチップセレクト信号Ｃ５１システ
ムクリア用のリセット信号Ｒ３Ｔおよびデータ書き込み
用のライト信号ＷＲ等が含まれている。なお、この場合
、上記のチップセレクト信号、リセット信号およびライ
ト信号は、それぞれＸＣ３、ＸＲ３ＴおよびＸＷＲと表
記することとする。上記クロック生成部ｌｌは、ライト
信号ＸＷＲ以外の信号が予め定められた条件を満足した
ときに上記ライト信号ＸＷＲをクロックとして出力する
ものである。さらに、上記クロック生成部１１の出力端
子は、レジスタ２のＦＦのクロック端子ＣＫに接続され
ている。さらに、上記レジスタ２のデータ端子りには新
しいデータを含むデータ信号Ｄｉが入力され、かつ、そ
のクリア端子ＣＬにはリセット信号ＸＲ３Ｔが入力され
る。

第５図は第４図の動作を説明するためのタイミングチャ
ートである。ここで、ｔＷＷｌ　ｔｓＩｌｌｗｔ　ＨＤ
ｗ　＋　ｔ　ｓＡｗ　＋　ｉ　ｌＩＡｗおよびｔｐｐは
、それぞれライトパルス幅、データ書き込み時のデータ
セットアツプ時間、データホールド時間、アドレスセッ
トアツプ時間、アドレスホールド時間および出力伝播時
間を示しており、ＡＳＩＣ設計時に適当な値に設定され
る。第５図においては、アドレス信号ＡＯ，ＡＩ、チッ
プセレクト信号ＸＣ８およびリセット信号ＸＲ３Ｔがす
べて“Ｌ”（Ｌｏｗ）のとき、すなワチ、ＡＯ＝Ａ１＝
ＸＣ３＝ＸＲ３Ｔ＝Ｌ（または０）の条件（ライト条件
）が揃ったときに、ライト信号ＸＷＲがＦＦのクロック
としてクロック端子ＣＫに入力される。このクロックの
“Ｌ”から“Ｈ”（Ｈｉｇｈ）への立ち上りをトリガと
して、データ入力端子りに入力された新しいデータがデ
ータ出力端子Ｑからデータ出力信号り。とじて出力され
る。すなわち、レジスタ２では、すべてライト信号ＸＷ
Ｒに基づいてデータの書き換えが行われており、上記の
ライト条件以外の場合にはレジスタ２は前の状態を保持
している。なお、リセット信号ＸＲ３Ｔが“Ｈ″のとき
にはレジスタ内のデータはすべてリセットされてデータ
出力信号り。のレベルは“Ｌ”になる。

〔発明が解決しようとする課題〕

上記のとおり、ＡＳＩＣ等でレジスタにデータを書き込
むための半導体回路において、従来は、アドレス信号や
チップセレクト信号等の各種制御信号のレベルが“Ｌ”
のときにＯＲ回路等のクロック生成部から出力されるラ
イト信号を基準のクロックとして上記レジスタ内のデー
タの書き換えを行っていた。一般に、テクノロジーの進
歩によりＡＳＩＣ等の高速化が要求されるに伴い、上記
ＡＳＩＣにおける各論理機能素子のタイミング設定も厳
しくなってくる。例えば、第４図のように、レジスタ２
のクロックをＯＲ回路のような通常の論理回路により生
成する場合には、この論理回路に入力される信号の遅延
等により出力側にスパイクが発生する。さらに詳しく説
明すると、第６図に示すように、ライト信号ＸＷＲが“
Ｌ”の間に、他の制御信号、例えばアドレス信号ＡＯの
レベルが変化すると（破線部分）、このレベル変化がス
パイクとしてＯＲ回路からデータラインに伝送された後
にＦＦのクロック端子ＣＫに人力される（−点鎖線部分
）。このときに、上記スパイクによりＦＦが誤動作して
データ書き換え可能な状態になり、ライト信号以外のタ
イミングでデータが誤って書き換えられてしまうという
問題が発生する。特に、ソフトマクロにより高速のＡＳ
ＩＣを設計する（例えば、第５図においてｔｓ＊ｗ＝ｏ
とする）場合には、チップレイアウト後に初めて各素子
の位置関係が決定されるために信号の遅延等によりデー
タラインにスパイクが発生する可能性が比較的大きくな
る。

本発明は上記問題点に鑑みてなされたものであり、ソフ
トマクロによりＡＳＩＣを設計する場合等に信号の遅延
等によりデータラインにスパイク等が発生したときでも
正常なタイミングでデータの書き換えが行われる半導体
回路を提供することを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成を示すブロック図である。な
お、ここでは、ライト信号をＷＲと表託することとする
。また、前述した構成要素と同様のものについては、同
一の参照番号を付して表す。

第１図においては、多数の入力信号５１〜Ｓ、。

が予め定められた条件を満足したときに出力信号を生成
する信号生成回路１を設けている。さらに、この信号生
成回路１とレジスタ２との間にクロックバッファ部３を
配置している。このクロックバッファ部３は、制御信号
に応答して上記信号生成回路１からの出力信号を入力す
るものである。上記レジスタ２では、上記クロックバッ
ファ部３からの出力に応答して入力されるデータ信号り
、を−時的に保持している。さらに、上記制御信号およ
び上記クロックバッファ部３からの信号を入力し、所定
の論理となったときに上記クロックバッファ部３への上
記制御信号の入力を禁止する禁止ゲート部４を設けてい
る。

〔作　用〕

本発明の半導体回路においては、ＦＦ等のクロックバッ
ファ部３ならびに禁止ゲート部４により、信号生成回路
１、例えばクロック生成部の出力側にスパイク等が発生
する可能性のある期間（例えば、ライト信号ＷＲ等の制
御信号のレベルが“Ｌ”になっている期間）内ではレジ
スタ２にクロックが入力されないようにしている。すな
わち、レジスタ２の誤動作の要因となるスパイク等の不
要な信号をＦＦ等により強制的に止めているので、上記
スパイク等がクロック等の出力信号に重畳されるおそれ
はなくなる。

かくして、本発明では、レジスタにデータを書き込むた
めの半導体回路において、信号の遅延等によりデータラ
インにスパイク等が発生した場合でも正常なタイミング
で誤りなくデータの書き換えを行うことが可能となる。

〔実施例〕

第２図は本発明の一実施例を示す回路図である。

ただし、ここでは、多数の入力信号Ｓ、〜Ｓわく第１図
）として、アドレス信号ＡＯ・Ａ１、チップセレクト信
号ＸＣ８およびリセット信号ＸＲ３Ｔを例示することと
する。なお、この場合も、上記チップセレクト信号、リ
セット信号およびライト信号をそれぞれＸＣ３、ＸＲ５
ＴおよびＸＷＲと表記する。

さらに、レジスタ２が１つのデータ書き込み用ＦＦ２０
から構成されるものとする。

第２図においては、信号生成回路１は、アドレス信号Ａ
Ｏ，Ａｌおよびチップセレクト信号ｘＣ８を入力とする
ＮＯＲ回路１０から構成される。さらに、クロックバッ
ファｎ３として、１つのバッファ用ＦＦ３０を設けてい
る。上記ＮＯＲ回路１０の出力端子はバッファ用ＦＦ３
０のデータ入力端子Ｄ′に接続されており、かつ、この
バッファ用ＦＦ３０のクロック端子ＣＫ’はライト信号
ＸＷＲの信号ラインに接続されている。さらに、上記バ
ッファ用ＦＦ３０のデータ出力端子Ｏ′は、データ書き
込み用ＦＦ２０のクロック端子ＣＫに接続されている。

さらに、禁止ゲート部４は、第１ＮＯＲゲート１４、第
２ＮＯＲゲート２４およびデイレイライン等の遅延素子
３４とから構成される。上記ＮＯＲゲート１４の一方の
人力はライト信号ＸＷＲの信号ラインに接続され、かつ
、他方の入力は、遅延素子３４を介して、バッファ用Ｆ
Ｆ３０からのデータを反転して出力する反転データ出力
端子ＸＱ’に接続されている。

また一方で、上記第２のＮＯＲゲート２４の一方の入力
は第１ＮＯＲゲート１４の出力に接続され、かつ、他方
の入力はリセット信号ＸＲ３Ｔの信号ラインに接続され
ている。さらに、上記第２ＮＯＲゲート２４の出力はバ
ッファ用ＦＦ３０のクリア端子ＣＬ’に接続されている
。上記の第１および第２　ＮＯＲケ−）１４．２４は、
一方の入力レベルが“Ｈ”のときは他方の入力レベルに
関係なくその出力レベルが必ず“Ｌ”になるところから
禁止ゲートともよばれている。

第３図は第２図の回路動作を説明するためのタイミング
チャートである。このタイミングチャートの期間Ｔ１〜
Ｔ４の部分での動作を順次述べていくこととする。なお
、第３図中の■・■は第１および第２ＮＯＲゲー）１４
．２４の出力レベルをそれぞれ示し、かつ■、■はバッ
ファ用ＦＦ３０のデータ出力端子Ｑ′および反転データ
出力端子ＸＱ’のレベルを示している。さらに、■はク
ロック生成部ｌのＮＯＲ回路１０の出力レベルを示して
いる（第２図参照）。まず初めに、期間Ｔ、において、
リセット信号ＸＲ３Ｔを“Ｈ″に設定してバッファ用Ｆ
Ｆ３０のクリア端子ＣＬ’を“Ｌ′″にすることによっ
てバッファ用ＦＦ３０をリセットする。このリセット動
作により半導体回路内の各部のレベルは■＝Ｌ、■＝Ｌ
、■＝Ｌ、■＝Ｈ（１）のようになる。これと同時に、
上記リセット信号ＸＲ３Ｔによりデータ書き込み用ＦＦ
３０内のデータがすべてリセットされる。上記リセット
信号ＸＲ３Ｔが切れて“Ｌ”になったときに各部のレベ
ルは■＝Ｌ・■＝Ｈ・■＝Ｌ・■＝Ｈ（２）のようにな
る。次に、期間Ｔ２において、ライト信号ＸＷＲが“Ｈ
″になっても各部のレベルは■＝Ｌ、■＝Ｈ，■＝Ｌ、
■＝Ｈ（３）のままであり、前記の状態（２）と変わら
ない。

さらに、期間Ｔ３において、ライト信号ＸＷＲが“Ｈ″
になった場合に、アドレス信号ＡＯ，Ａ１およびチップ
セレクト信号＃ＸＣ３がいずれも“Ｌ”でＮＯＲ回路１
０の出力レベル■が“Ｈ″になったとき、すなわち、ラ
イト条件が成立したときは、各部のレベルは ■＝Ｌ、■＝Ｈ，■＝Ｈ，■＝Ｌ　　　　（４）のよう
になる。ここでは、データ書き込み用ＰＦ２０のクロッ
クとなるバッファ用ＦＦ３０のデータ出力信号のレベル
（出力レベル■）が１Ｌ″′から′Ｈ”に変化するので
、データ書き込み用ＦＦ２０に新しいデータが書き込ま
れてデータの書き換えが行われる。一方、ＮＯＲ回路１
０に入力される制御信号のいずれかが“Ｈ”に変化して
ＮＯＲ回路１０の出力レベル■が“Ｌ＃に変化したとき
、すなわち、ライト条件が不成立になったときは、各部
のレベルは ■＝Ｌ、■＝Ｈ，■＝Ｌ、■＝Ｈ（５）のようになる。

ここでは、バッファ用ＦＦ３０の出力レベル■が“Ｌ”
のままなので、データ書き込み用ＦＦ２０は前の状態を
保持しており、新しいデータは書き込まれない。さらに
、期間Ｔ、において、ライト信号ＸＷＲが再び“Ｌ”に
なった場合は、各部のレベルは ■＝Ｈ・■＝Ｌ・■＝Ｌ、■＝Ｈ（６）のようになる。

さらに数秒後にレベル■の変化（状態（４）→状態（６
））が遅延素子３４を経由して第１ＮＯＲゲー、ト１４
の他方の入力に伝達されてその入力レベルが“Ｌ”から
“Ｈ”に変化すると、各部のレベルは ■＝Ｌ、■＝Ｈ・■＝Ｌ、■＝Ｈ（７）のようになる。

すなわち、新しいデータを書き込み用ＦＦ２０に書き込
んだ後にライト信号ＸＷＲが再び“Ｌ″になったときに
、遅延素子３４によりバッファ用ＦＦ３０の最小クリア
パルス幅ｔ、＋（ｔ３図中の■参照）を保証している。

このようにすれば、上記最小クリアパルス幅ｔ８期間で
はバッファ用ＦＦ３０がリセット状態になってこのバッ
ファ用ＦＦ３０の出力レベル■が確実に“Ｈ”から“Ｌ
”になる。

ただし、ライト信号ＸＷＲが次に“Ｈ”になった時点で
は上記リセット状態が解除されてクリア端子ＣＬ’のレ
ベル（レベル■）が“Ｈ”になっていないと、バッファ
用ＦＦ３０の出力レベル■が“Ｌ″から“Ｈ２になるこ
とはできない。すなわち、この条件下では、データ書き
込み用ＦＦ２０のクロックが“Ｌ”から“Ｈ”に立ち上
らないので、新しいデータの書き込みが不可能になる。

これを避けるために、上記最小クリアパルス幅１．は、
ライト信号ＸＷＲがｓ　Ｌ　１１になっている期間（第
６図のｔ工）よりも短かめに設定するのが好ましい。こ
のようにすれば、期間Ｔ４の後にライト信号ＸＷＲが“
Ｌ”から“Ｈ”になる正常なタイミングで新しいデータ
の書き込みを開始することができる。

このときには、各部のレベルは再び状態（４）になる。

本実施例においては、ライト信号ＸＷＲが“Ｌ”になっ
ている期間でアドレス信号ＡＵ、Ａ１等の他の制御信号
のレベルが変化してクロック生成部１の出力側にスパイ
クが発生しても、バッファ用ＦＦ３０によりこのスパイ
クを強制的に除去することによってデータ書き込み用Ｆ
Ｆ２０のクロックが誤って変化しないようにしている。

さらに、遅延素子等によりバッファ用ＦＦ３０の最小ク
リアノくルス幅ｔ。

を保証して上記ＦＦ３０が確実にリセットされるように
設定している。この結果、ライト信号以外のタイミング
でレジスタ内のデータが誤って書き換えイン等を付設し
ていたが、その代わりに回路素子間の配線等を適当に長
くして信号を遅延させることも可能である。このように
すれば、遅延素子３４が不要になって回路素子の節減が
図れる。

〔発明の効果〕

以上説明したように本発明によれば、ＡＳＩＣ等でレジ
スタにデータを書き込むための半導体回路において、信
号の遅延等によりデータラインに発生するスパイク等が
クロックに重畳されるのを確実に防止することができる
ので、正常なタイミングで誤りなくデータの書き換えを
行うことが可能となる。特に、信号のタイミング設定が
厳しい高速のＡＳＩＣをソフトマクロにより設計する際
に本発明は有効となる。

【図面の簡単な説明】

第１図は本発明の原理構成を示すブロック図、第２図は
本発明の一実施例を示す回路図、第３図は第２図の回路
動作を説明するだめのタイミングチャート、第４１１！ｉ０は従来の半導体回路の一例を示す図、第
５図は第４図の動作を説明するためのタイミングチャー
ト、第６図は従来の問題点を説明するためのタイミングチャ
ートである。図において、１・・・Ａ号且成口訃、　２３・・・クロックバッファ部、４・・・禁止ゲート部。・・・レジスタ、

Claims

【特許請求の範囲】１、多数の入力信号（５＿１〜５＿ｎ）が予め定められ
た条件を満足したときに出力信号を生成する信号生成回
路（１）と、制御信号に応答して前記信号生成回路（１）からの前記
出力信号を入力するクロックバッファ部（３）と、前記クロックバッファ部（３）からの出力に応答して入
力されるデータ信号を一時的に保持するレジスタ（２）
と、前記制御信号および前記クロックバッファ部（３）から
の信号を入力し、所定の論理となったときに前記クロッ
クバッファ部（３）への前記制御信号の入力を禁止する
禁止ゲート部（４）とを備えることを特徴とする半導体
回路。