JPS63220618A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
- Publication number
- JPS63220618A JPS63220618A JP62054629A JP5462987A JPS63220618A JP S63220618 A JPS63220618 A JP S63220618A JP 62054629 A JP62054629 A JP 62054629A JP 5462987 A JP5462987 A JP 5462987A JP S63220618 A JPS63220618 A JP S63220618A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- noise
- transceiver
- point
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 3
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理集積回路の出力バッファ回路に関し、特に
トランシーバ−のイネーブル切換え時に発生するノイズ
による誤動作を防止する機能を有する出力バッファ回路
に関する。
トランシーバ−のイネーブル切換え時に発生するノイズ
による誤動作を防止する機能を有する出力バッファ回路
に関する。
従来、この積の出力バッファ回路は、トランシーバ−の
イネーブル切換え時にノイズが発生していた。
イネーブル切換え時にノイズが発生していた。
そこで、図面を参照して従来の技術を説明する。
まず、第３図は、論理集積回路内部回路においてノイズ
対策のための回路を追加したシ、あらかじめ外部タイミ
ングによシ発生するノイズが予期できる場合、ノイズ発
生時間を避けて使用していた。
対策のための回路を追加したシ、あらかじめ外部タイミ
ングによシ発生するノイズが予期できる場合、ノイズ発
生時間を避けて使用していた。
第４図は、トランシーバ−のイネーブル信号を切換えた
時に発生するノイズを示したタイミング図である。
時に発生するノイズを示したタイミング図である。
上述した従来の技術では、論理集積回路内部回路におい
てノイズ対宋のため制御信号を用いた回路を追加したり
、トランシーバ−のイネーブル信号の切換え時に発生す
るノイズのタイミングを避けて使用する等、使用上及び
設計上の制限があった。
てノイズ対宋のため制御信号を用いた回路を追加したり
、トランシーバ−のイネーブル信号の切換え時に発生す
るノイズのタイミングを避けて使用する等、使用上及び
設計上の制限があった。
また、前記ノイズ対策のだめの追加回路に誤りがあった
り、イネーブル切換え時に発生するノイズのタイミング
を予期できなかったりすると、ノイズがそのまま取り入
れられ内部回路が誤動作するという欠点があった。
り、イネーブル切換え時に発生するノイズのタイミング
を予期できなかったりすると、ノイズがそのまま取り入
れられ内部回路が誤動作するという欠点があった。
本発明の目的は、論理集積回路円部回路にノイズ対策の
だめの回路を追加することなく、かつ、新たな外部から
の制御信号をもたずしてノイズを除去することにある。
だめの回路を追加することなく、かつ、新たな外部から
の制御信号をもたずしてノイズを除去することにある。
本発明の出力バッファ回路は、論理集積回路において、
トランシーパート前記トランシーハーカらの入力を入力
とし、また、前記トランシーバ−のイネーブル信号とを
入力とするノイズ除去機能を有する論理回路を含むこと
を特徴とする。
トランシーパート前記トランシーハーカらの入力を入力
とし、また、前記トランシーバ−のイネーブル信号とを
入力とするノイズ除去機能を有する論理回路を含むこと
を特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の出力バッファ回路である。
第１図において順序回路２、ＥＸ−ＯＲ’３、遅延回路
４は論理回路を構成し、遅延回路４はトランシーバ−１
のイネーブル信号５を入力とし、順序回路２はトランシ
ーバ−１の入力をデータ入力とし、前記ＥＸ−ＯＲ３の
出力を制御信号入力としている。
４は論理回路を構成し、遅延回路４はトランシーバ−１
のイネーブル信号５を入力とし、順序回路２はトランシ
ーバ−１の入力をデータ入力とし、前記ＥＸ−ＯＲ３の
出力を制御信号入力としている。
なお、遅延回路４の遅延量はトランシーバ−のイネーブ
ル信号切換え時に発生するノイズの幅を考慮しノイズが
除去できるように決定すれば良い。
ル信号切換え時に発生するノイズの幅を考慮しノイズが
除去できるように決定すれば良い。
第１図の動作を第２図を使って説明する。第２図はａ点
における信号がハイ、ｂ点における信号がロウの場合で
あるがａ点における信号がロウ、ｂ点における信号がハ
イの場合についても以下同様である。第１図においてト
ランシーバ−１のイネーブル信号５を切換えた時、ｆ点
では第２図のようにノイズが発生する。この時、前記イ
ネーブル信号５を利用し、遅延回路４とＥＸ−ＯＲ３を
用いることによりｅ点において第２図のように次段順序
回路２の制御信号を成牛ずる。
における信号がハイ、ｂ点における信号がロウの場合で
あるがａ点における信号がロウ、ｂ点における信号がハ
イの場合についても以下同様である。第１図においてト
ランシーバ−１のイネーブル信号５を切換えた時、ｆ点
では第２図のようにノイズが発生する。この時、前記イ
ネーブル信号５を利用し、遅延回路４とＥＸ−ＯＲ３を
用いることによりｅ点において第２図のように次段順序
回路２の制御信号を成牛ずる。
次に順序回路２は、トランシーバ−の入力をデータ入力
とし、ＥＸ−ＯＲ３の出力を制御信号としているので、
前記順序回路２の出力ｇ点での信号はｆ点においてノイ
ズ発生後の安定した信号を取り入れるのでｆ点にて発生
したノイズは除去される。
とし、ＥＸ−ＯＲ３の出力を制御信号としているので、
前記順序回路２の出力ｇ点での信号はｆ点においてノイ
ズ発生後の安定した信号を取り入れるのでｆ点にて発生
したノイズは除去される。
また、本発明は、遅延回路４にて遅延量を自由に設定で
きることから外部からのタイミングにより）ランシーバ
ーからの入力に発生するノイズに対し、柔軟な対応がで
きることも特徴としている。
きることから外部からのタイミングにより）ランシーバ
ーからの入力に発生するノイズに対し、柔軟な対応がで
きることも特徴としている。
以上説明したように本発明は、出力バッファ回路内にノ
イズ除去論理回路を有することにょシノイズを除去する
ことができる。このことにょシ、論理集積回路において
ノイズによる誤動作をなくす効果がある。
イズ除去論理回路を有することにょシノイズを除去する
ことができる。このことにょシ、論理集積回路において
ノイズによる誤動作をなくす効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図に
２いてノイズ除去動作を示すタイミング図、第３図は従
来の出力バッファ回路図、第４図は第３図においてトラ
ンシーバーのイネーブル信号を切換え７ヒ時に発生する
ノイズを示すタイミング図である。 １．７・・・・・・トランシーバ−１２・旧・・順序回
路、３・・・・・・ＥＸ−ＯＲ，４・・・・・・遅延回
路、５，９・・・・・・トランシーバ−のイネーブル信
号、６，８・・・・・・内部回路。 −６＝ ” 第 １ 図 ９ ° 。 第 ３ 回 系 −ｊ 、−一 第 ２ 回 菓 Δ ■の
２いてノイズ除去動作を示すタイミング図、第３図は従
来の出力バッファ回路図、第４図は第３図においてトラ
ンシーバーのイネーブル信号を切換え７ヒ時に発生する
ノイズを示すタイミング図である。 １．７・・・・・・トランシーバ−１２・旧・・順序回
路、３・・・・・・ＥＸ−ＯＲ，４・・・・・・遅延回
路、５，９・・・・・・トランシーバ−のイネーブル信
号、６，８・・・・・・内部回路。 −６＝ ” 第 １ 図 ９ ° 。 第 ３ 回 系 −ｊ 、−一 第 ２ 回 菓 Δ ■の
Claims (1)
- 論理集積回路において、トランシーバーと前記トラスシ
ーバーからの入力を入力とし、また、前記トランシーバ
ーのイネーブル信号とを入力とするノイズ除去機能を有
する論理回路を含むことを特徴とする出力バッファ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054629A JPS63220618A (ja) | 1987-03-09 | 1987-03-09 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054629A JPS63220618A (ja) | 1987-03-09 | 1987-03-09 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63220618A true JPS63220618A (ja) | 1988-09-13 |
Family
ID=12976048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62054629A Pending JPS63220618A (ja) | 1987-03-09 | 1987-03-09 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63220618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013527551A (ja) * | 2010-04-30 | 2013-06-27 | フリースケール セミコンダクター インコーポレイテッド | ワン・タイム・プログラマブル・メモリの書き込みイネーブルを検証するための回路 |
-
1987
- 1987-03-09 JP JP62054629A patent/JPS63220618A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013527551A (ja) * | 2010-04-30 | 2013-06-27 | フリースケール セミコンダクター インコーポレイテッド | ワン・タイム・プログラマブル・メモリの書き込みイネーブルを検証するための回路 |
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