JPH0432092A - 半導体集積メモリ回路 - Google Patents
半導体集積メモリ回路Info
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- JPH0432092A JPH0432092A JP2137376A JP13737690A JPH0432092A JP H0432092 A JPH0432092 A JP H0432092A JP 2137376 A JP2137376 A JP 2137376A JP 13737690 A JP13737690 A JP 13737690A JP H0432092 A JPH0432092 A JP H0432092A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積メモリ回路に間し、特にアドレスデ
コーダがメモリセル群に対して余剰の信号線を有した半
導体集積メモリ回路に間する。
コーダがメモリセル群に対して余剰の信号線を有した半
導体集積メモリ回路に間する。
［従来の技術］
第４図に示すメモリセル回路を使用した半導体集積メモ
リ回路を例にして説明する。第４図において、５Ｐ〜５
ｒはインバータ回路、４ｄ〜４ｈはＮチャネルＭＯ５）
ランジスタ、ｌ１ｇ、ｌｌｈはデータ入力線、１６は書
き込み制御線、１０ｄはデータ出力線、１２ｅはワード
線である。このメモリセル回路ではループ状に接続した
インバータ回路５Ｐ、５ｒでデータを保持し、そのデー
タの読み出しはワード線１２ｅを高レベルにしてトラン
ジスタ４ｆをオンさせることによりデータ出力線１０ｄ
から行い、そのデータの書き込みはワード線１２ｅを高
レベルにしてトランジスタ４ｄ、４ｅをオンさせると共
に書き込み制御線１６を高レベルにしてトランジスタ４
ｇ、 ４ｈをオンさせてデータ入力線１１ｇ、ｌｌｈ
から行う。このようなメモリセル回路を複数個行列状に
配したメモリセル群において、所定のメモリセルを選択
してそのメモリセルデータの入出力を行うためには行ア
ドレスに従って行アドレスデコーダによりワード線を選
択する。ここで行アドレスデコーダ回路において、アド
レス入力線が０本ある場合、２ｎ本のワード線も選択で
きる。例えば、５本のアドレス入力線がある場合、３２
本のワード線を選択できる。
リ回路を例にして説明する。第４図において、５Ｐ〜５
ｒはインバータ回路、４ｄ〜４ｈはＮチャネルＭＯ５）
ランジスタ、ｌ１ｇ、ｌｌｈはデータ入力線、１６は書
き込み制御線、１０ｄはデータ出力線、１２ｅはワード
線である。このメモリセル回路ではループ状に接続した
インバータ回路５Ｐ、５ｒでデータを保持し、そのデー
タの読み出しはワード線１２ｅを高レベルにしてトラン
ジスタ４ｆをオンさせることによりデータ出力線１０ｄ
から行い、そのデータの書き込みはワード線１２ｅを高
レベルにしてトランジスタ４ｄ、４ｅをオンさせると共
に書き込み制御線１６を高レベルにしてトランジスタ４
ｇ、 ４ｈをオンさせてデータ入力線１１ｇ、ｌｌｈ
から行う。このようなメモリセル回路を複数個行列状に
配したメモリセル群において、所定のメモリセルを選択
してそのメモリセルデータの入出力を行うためには行ア
ドレスに従って行アドレスデコーダによりワード線を選
択する。ここで行アドレスデコーダ回路において、アド
レス入力線が０本ある場合、２ｎ本のワード線も選択で
きる。例えば、５本のアドレス入力線がある場合、３２
本のワード線を選択できる。
［発明が解決しようとする課題］
従来の半導体集積メモリ回路において、例えば、アドレ
ス入力線が５本あり、ワード線が３２本に満たない２９
本の時、残り３本のワード線を選択すると、２９本のワ
ード線はすべて低レベルになり、ビット線１０ｄに接続
されているＮチャネルＭＯＳ）ランジスタ４ｆはすべて
オフ状態となり、ビット線は不安定な中間レベルになる
。
ス入力線が５本あり、ワード線が３２本に満たない２９
本の時、残り３本のワード線を選択すると、２９本のワ
ード線はすべて低レベルになり、ビット線１０ｄに接続
されているＮチャネルＭＯＳ）ランジスタ４ｆはすべて
オフ状態となり、ビット線は不安定な中間レベルになる
。
このため、ビット線信号を入力信号とする回路は入力信
号が中間レベルとなり、貫通電流が流れて消費電力の増
大や素子の劣化が生じたり半導体集積メモリ回路の出力
が不安定になるという欠点がある。
号が中間レベルとなり、貫通電流が流れて消費電力の増
大や素子の劣化が生じたり半導体集積メモリ回路の出力
が不安定になるという欠点がある。
［課題を解決するための手段］
本発明の半導体集積メモリ回路は、複数のメモリセルを
行列状に配したメモリセル群と、アドレス入力に応じて
メモリセル群に接続した信号線を選択してメモリセル群
から所定のメモリセルを選択するアドレスデコーダとを
備え、該アドレスデコーダがメモリセル群に対して余剰
の信号線を有した半導体集積メモリ回路において、メモ
リセルデータを伝達するビット線と所定電位との間に設
けたスイッチ素子と、アドレス入力によりアドレスデコ
ーダの余剰の信号線が選択されたことを検出してスイッ
チ素子を導通させる検出回路とを備えたことを特徴とす
る。
行列状に配したメモリセル群と、アドレス入力に応じて
メモリセル群に接続した信号線を選択してメモリセル群
から所定のメモリセルを選択するアドレスデコーダとを
備え、該アドレスデコーダがメモリセル群に対して余剰
の信号線を有した半導体集積メモリ回路において、メモ
リセルデータを伝達するビット線と所定電位との間に設
けたスイッチ素子と、アドレス入力によりアドレスデコ
ーダの余剰の信号線が選択されたことを検出してスイッ
チ素子を導通させる検出回路とを備えたことを特徴とす
る。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例である。第１図において
、１は第４図に示されたメモリセル回路を行列状に集合
させたメモリセル群、２は行アドレスデコーダ回路、３
は３人力ＯＲ回路、４ａ〜４ＣはＮチャネルＭＯＳ）ラ
ンジスタ、５ａ〜５ｏはインバータ回路、６ａ〜６ｅは
行アドレス入力端子、７は書き込み制御端子、８ａ〜８
Ｃはデータ入力端子、９ａ〜９Ｃはデータ出力端子、１
０ａ〜１０ｃはビット線、ｌｌａ〜ｌｌｆはデータ入力
線、１２ａ〜１２ｆはワード線である。本実施例ではア
ドレス入力端子６が５本（アドレス入力が５ビツト）あ
るから２Ｂ＝３２本のワード線を選択できる。第１図ニ
オイテ、ワード線１２ａ、１２ｂ、１２Ｃをそれぞれ１
木目、２８本目、２９本目のワード線、１２ｄ、１２ｅ
、１２ｆをそれぞれ３０，３１．３２本口のワード線と
しである。ここで、メモリセル群１に接続したワード！
１１２ａ〜１２Ｃのいずれかがアドレス人力に応じて選
択されて高レベルになった場合には、メモリセル群のあ
る一行のメモリセルが選択されてそのデータの入出力が
なされる。−方、もしワード線１２ｄ〜１２ｆのどれか
１本が選択され高レベルになったとき、他のワード線１
２ａ〜１２Ｃは低レベルになる。よフて第４図に示した
メモリセル回路のＮチャネルＭＯＳ）ランジスタ４５は
すべてオフ状態となる。しかし、ワード線１２ｄ〜１２
ｆのどれか１本が高レベルなので、３人力ＯＲ回路３の
出力は高レベルになり、ＮチャネルＭＯＳ）ランジスタ
４ａ−４Ｃがオン状態になってビット線１０ａ〜ＩＯＣ
に接地されて低レベル固定となり安定する。すなわち、
ＯＲ回路３でアドレスデコーダ２の余剰の信号線１２ｄ
〜１２ｆが選択されたことを検出してスイッチ素子であ
るトランジスタ４ａ〜４Ｃをオンさせ、ビット線１０ａ
〜ＩＯＣを所定電位（本実施例では接地電位）に接続し
てそのレベルを安定させている。
、１は第４図に示されたメモリセル回路を行列状に集合
させたメモリセル群、２は行アドレスデコーダ回路、３
は３人力ＯＲ回路、４ａ〜４ＣはＮチャネルＭＯＳ）ラ
ンジスタ、５ａ〜５ｏはインバータ回路、６ａ〜６ｅは
行アドレス入力端子、７は書き込み制御端子、８ａ〜８
Ｃはデータ入力端子、９ａ〜９Ｃはデータ出力端子、１
０ａ〜１０ｃはビット線、ｌｌａ〜ｌｌｆはデータ入力
線、１２ａ〜１２ｆはワード線である。本実施例ではア
ドレス入力端子６が５本（アドレス入力が５ビツト）あ
るから２Ｂ＝３２本のワード線を選択できる。第１図ニ
オイテ、ワード線１２ａ、１２ｂ、１２Ｃをそれぞれ１
木目、２８本目、２９本目のワード線、１２ｄ、１２ｅ
、１２ｆをそれぞれ３０，３１．３２本口のワード線と
しである。ここで、メモリセル群１に接続したワード！
１１２ａ〜１２Ｃのいずれかがアドレス人力に応じて選
択されて高レベルになった場合には、メモリセル群のあ
る一行のメモリセルが選択されてそのデータの入出力が
なされる。−方、もしワード線１２ｄ〜１２ｆのどれか
１本が選択され高レベルになったとき、他のワード線１
２ａ〜１２Ｃは低レベルになる。よフて第４図に示した
メモリセル回路のＮチャネルＭＯＳ）ランジスタ４５は
すべてオフ状態となる。しかし、ワード線１２ｄ〜１２
ｆのどれか１本が高レベルなので、３人力ＯＲ回路３の
出力は高レベルになり、ＮチャネルＭＯＳ）ランジスタ
４ａ−４Ｃがオン状態になってビット線１０ａ〜ＩＯＣ
に接地されて低レベル固定となり安定する。すなわち、
ＯＲ回路３でアドレスデコーダ２の余剰の信号線１２ｄ
〜１２ｆが選択されたことを検出してスイッチ素子であ
るトランジスタ４ａ〜４Ｃをオンさせ、ビット線１０ａ
〜ＩＯＣを所定電位（本実施例では接地電位）に接続し
てそのレベルを安定させている。
尚、メモリセルとして第２図に示すような６トランジス
タのメモリセルを用いてもよい。このメモリセルはルー
プ状に接続したインバータ５Ｓ、５ｔでデータを保持し
、ワード線１２ｆを高レベルにすることによりＮチャネ
ルＭＯＳ）ランジスタ４ｇ、４ｈをオンさせて、ビット
線１０ｄ、ＩＯｅとの間でデータの入出力を行う。
タのメモリセルを用いてもよい。このメモリセルはルー
プ状に接続したインバータ５Ｓ、５ｔでデータを保持し
、ワード線１２ｆを高レベルにすることによりＮチャネ
ルＭＯＳ）ランジスタ４ｇ、４ｈをオンさせて、ビット
線１０ｄ、ＩＯｅとの間でデータの入出力を行う。
第３図は本発明の第２の実施例である。第３図において
、１３ａ、１３ｂは列アドレス入力端子、１４は列アド
レスデコーダ回路、１５ａ〜１５ｄは列アドレスデコー
ダ回路の出力信号線であり、各列のメモリセルは列アド
レスに従った列アドレスデコーダ１４の出力により選択
され、各列のメモリセルデータはＮチャネルＭＯ５）ラ
ンジスタ４ａ、４ｂ、４Ｃを介して共通のデータ出力端
子９へ出力される。
、１３ａ、１３ｂは列アドレス入力端子、１４は列アド
レスデコーダ回路、１５ａ〜１５ｄは列アドレスデコー
ダ回路の出力信号線であり、各列のメモリセルは列アド
レスに従った列アドレスデコーダ１４の出力により選択
され、各列のメモリセルデータはＮチャネルＭＯ５）ラ
ンジスタ４ａ、４ｂ、４Ｃを介して共通のデータ出力端
子９へ出力される。
この実施例は列アドレスにおいてメモリセル群１に対す
る余剰の信号線１５ｄがある。列アドレス入力端子１３
ａ、１３ｂが２本あるから２２＝４本のビット線を選択
でき、もし、列アドレスデコーダ回路１４の出力１５ｄ
が選択され高レベルになると、ＮチャネルＭＯ５）ラン
ジスタ４ａ−４Ｃがオフになるが、スイッチ素子として
のＮチャネルＭＯＳトランジスタ４ｄがオンとなり、共
通のビット線は所定電位（接地電位）に接続されて出力
９は安定し高レベルとなる。
る余剰の信号線１５ｄがある。列アドレス入力端子１３
ａ、１３ｂが２本あるから２２＝４本のビット線を選択
でき、もし、列アドレスデコーダ回路１４の出力１５ｄ
が選択され高レベルになると、ＮチャネルＭＯ５）ラン
ジスタ４ａ−４Ｃがオフになるが、スイッチ素子として
のＮチャネルＭＯＳトランジスタ４ｄがオンとなり、共
通のビット線は所定電位（接地電位）に接続されて出力
９は安定し高レベルとなる。
［発明の効果］
以上説明したように本発明は、アドレスデコーダの出力
を検出して、メモリセル群に接続された信号線がいずれ
も選択されないときにはスイッチ素子を導通させてビッ
ト線を所定電位に固定するようにしたため、ビット線が
不安定な中間レベルとなる状態を回避して、貫通電流を
防止し、出力の安定を図ることができる。
を検出して、メモリセル群に接続された信号線がいずれ
も選択されないときにはスイッチ素子を導通させてビッ
ト線を所定電位に固定するようにしたため、ビット線が
不安定な中間レベルとなる状態を回避して、貫通電流を
防止し、出力の安定を図ることができる。
第１図は本発明の一実施例に係る半導体集積メモリ回路
の回路図、第２図はメモリセル回路の一例を示す回路図
、第３図は本発明の他の一実施例に係る半導体集積メモ
リ回路の回路図、第４図はメモリセル回路の一例を示す
回路図である。 １・・・・・・・メモリセル群、 ２・・・・・・・行アドレスデコーダ回路、３・・・・
・・・３人力ＯＲ回路、 ４ａ〜４ｈ・・・・ＮチャネルＭＯ５）ランジスタ、５
ａ〜５ｔ・・・・・・・インバータ回路、６ａ〜６ｅ・
・ ・ ７ ・ ・ ・ ・ ・ ・ ８ａ〜８Ｃ２８・ ９ａ〜９Ｃ２９・ １０ａ〜１０ｅ・ １１ａ〜１１ｈ中 １２ａ 〜１２ｆφ １３ａ、 １３ｂ・ １４ ・ Φ ・ ・ ・ １５ａ 〜１５ｄ争 １６ ・ ・ ・ ・ 会 行アドレス入力端子、 書き込み制御端子、 データ入力端子、 データ出力端子、 ビット線、 データ入力線、 ワード線、 列アドレス入力端子、 列アドレスデコーダ回路、 列デコーダ回路の出力線、 書き込み制御線。
の回路図、第２図はメモリセル回路の一例を示す回路図
、第３図は本発明の他の一実施例に係る半導体集積メモ
リ回路の回路図、第４図はメモリセル回路の一例を示す
回路図である。 １・・・・・・・メモリセル群、 ２・・・・・・・行アドレスデコーダ回路、３・・・・
・・・３人力ＯＲ回路、 ４ａ〜４ｈ・・・・ＮチャネルＭＯ５）ランジスタ、５
ａ〜５ｔ・・・・・・・インバータ回路、６ａ〜６ｅ・
・ ・ ７ ・ ・ ・ ・ ・ ・ ８ａ〜８Ｃ２８・ ９ａ〜９Ｃ２９・ １０ａ〜１０ｅ・ １１ａ〜１１ｈ中 １２ａ 〜１２ｆφ １３ａ、 １３ｂ・ １４ ・ Φ ・ ・ ・ １５ａ 〜１５ｄ争 １６ ・ ・ ・ ・ 会 行アドレス入力端子、 書き込み制御端子、 データ入力端子、 データ出力端子、 ビット線、 データ入力線、 ワード線、 列アドレス入力端子、 列アドレスデコーダ回路、 列デコーダ回路の出力線、 書き込み制御線。
Claims (1)
- 複数のメモリセルを行列状に配したメモリセル群と、ア
ドレス入力に応じてメモリセル群に接続した信号線を選
択してメモリセル群から所定のメモリセルを選択するア
ドレスデコーダとを備え、該アドレスデコーダがメモリ
セル群に対して余剰の信号線を有した半導体集積メモリ
回路において、メモリセルデータを伝達するビット線と
所定電位との間に設けたスイッチ素子と、アドレス入力
によりアドレスデコーダの余剰の信号線が選択されたこ
とを検出してスイッチ素子を導通させる検出回路とを備
えたことを特徴とする半導体集積メモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137376A JP2596180B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体集積メモリ回路 |
| US08/131,937 US5383158A (en) | 1990-05-28 | 1993-10-05 | Semiconductor memory device equipped with discharging unit for bit lines accessed with invalid address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137376A JP2596180B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体集積メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432092A true JPH0432092A (ja) | 1992-02-04 |
| JP2596180B2 JP2596180B2 (ja) | 1997-04-02 |
Family
ID=15197241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137376A Expired - Lifetime JP2596180B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体集積メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5383158A (ja) |
| JP (1) | JP2596180B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432094A (ja) * | 1990-05-28 | 1992-02-04 | Nec Corp | 半導体記憶回路装置 |
| US5363331A (en) * | 1991-12-24 | 1994-11-08 | Oki Electric Industry Co., Ltd. | Semiconductor memory with column line control circuits for protection against broken column lines |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689457A (en) * | 1981-05-13 | 1997-11-18 | Hitachi, Ltd. | Semiconductor Memory |
| US5448520A (en) * | 1981-05-13 | 1995-09-05 | Hitachi, Ltd. | Semiconductor memory |
| JP2922116B2 (ja) * | 1993-09-02 | 1999-07-19 | 株式会社東芝 | 半導体記憶装置 |
| JPH087571A (ja) | 1994-04-20 | 1996-01-12 | Hitachi Ltd | ゲート回路，半導体集積回路，半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置 |
| US5729498A (en) * | 1996-06-25 | 1998-03-17 | Industrial Technology Research Institute | Reduced power consumption sram |
| FR2778258A1 (fr) * | 1998-04-29 | 1999-11-05 | Texas Instruments France | Controleur d'acces de trafic dans une memoire, systeme de calcul comprenant ce controleur d'acces et procede de fonctionnement d'un tel controleur d'acces |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
| US4730279A (en) * | 1985-03-30 | 1988-03-08 | Kabushiki Kaisha Toshiba | Static semiconductor memory device |
| US4821235A (en) * | 1986-04-17 | 1989-04-11 | Fairchild Semiconductor Corporation | Translinear static memory cell with bipolar and MOS devices |
| JPS63104290A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| KR0141494B1 (ko) * | 1988-01-28 | 1998-07-15 | 미다 가쓰시게 | 레벨시프트회로를 사용한 고속센스 방식의 반도체장치 |
| JPH03160689A (ja) * | 1989-11-17 | 1991-07-10 | Nec Corp | 半導体メモリ |
-
1990
- 1990-05-28 JP JP2137376A patent/JP2596180B2/ja not_active Expired - Lifetime
-
1993
- 1993-10-05 US US08/131,937 patent/US5383158A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432094A (ja) * | 1990-05-28 | 1992-02-04 | Nec Corp | 半導体記憶回路装置 |
| US5363331A (en) * | 1991-12-24 | 1994-11-08 | Oki Electric Industry Co., Ltd. | Semiconductor memory with column line control circuits for protection against broken column lines |
Also Published As
| Publication number | Publication date |
|---|---|
| US5383158A (en) | 1995-01-17 |
| JP2596180B2 (ja) | 1997-04-02 |
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