JPH0432094A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
- Publication number
- JPH0432094A JPH0432094A JP2137375A JP13737590A JPH0432094A JP H0432094 A JPH0432094 A JP H0432094A JP 2137375 A JP2137375 A JP 2137375A JP 13737590 A JP13737590 A JP 13737590A JP H0432094 A JPH0432094 A JP H0432094A
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- switch
- word lines
- circuit
- word
- circuit device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶回路装置に関し、特にアドレス信号
入力数とワード線本数との関係からワード線全てが非選
択状態になり得る半導体記憶回路装置に間する。
入力数とワード線本数との関係からワード線全てが非選
択状態になり得る半導体記憶回路装置に間する。
［従来の技術］
従来の半導体記憶回路装置として、例えば６゜ワード×
８ビットスタティック型の読み出し書き込み可能なメモ
リ（スタティック型ランダムアクセスメモリ、以下ＳＲ
ＡＭと称す）は、第４図に示すように、アドレス入力信
号ＡＤＯ，ＡＤＩ、・・・、ＡＤ５をデコードするデコ
ーダ１０２と、このデコーダ１０２によって選択される
ワード線Ｗｌ、Ｗ２、・・・、ＷａＯと、このワード線
に接続された記憶素子群（以下、メモリセル群と称す）
１ｏ１と、メモリセル群１０１からの出力を共通に接続
した読み出し側ビット線ＲＯ，・・・、Ｒ７と、メモリ
セル群１０１に書き込み制御回路１０５，１０６を介し
て人力される書き込み制御信号（以下、ライトイネーブ
ルと称す）Ｗτによって書き込み情報（以下、ライトデ
ータと称す）ＷＤＯ，・・・、ＷＤ７を書き込む書き込
み回路１０３と、共通ビット線ＲＯ，・・・、Ｒ７に接
続された読み出し回路（以下、センスアンプと称す）１
０４と、読み出し情報（以下、リードデータと称す）を
ＳＲＡＭ外部に出力するリードデータ端子ＲＤＯ，・・
・、ＲＤ７とを有している。メモリセル１０１は、第５
図に示すように情報を保持するループ状に接続した反転
増幅器（以下、インバータと称す）１０．１１と、読み
出し側ビット線Ｒｉにワード線Ｗｉが高電位になった時
に情報を出力するインバータ１２及びＮチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳＴｒと称す）Ｑ５と、
ライトイネーブルＷＥｉが高電位になったときに書き込
み側ビット線Ｄｉ、ＴＪ了を通じてライトデータを情報
保持部１０．１１に入力するＮＭＯ５ＴｒＱ４．Ｑ６と
から構成されている。
８ビットスタティック型の読み出し書き込み可能なメモ
リ（スタティック型ランダムアクセスメモリ、以下ＳＲ
ＡＭと称す）は、第４図に示すように、アドレス入力信
号ＡＤＯ，ＡＤＩ、・・・、ＡＤ５をデコードするデコ
ーダ１０２と、このデコーダ１０２によって選択される
ワード線Ｗｌ、Ｗ２、・・・、ＷａＯと、このワード線
に接続された記憶素子群（以下、メモリセル群と称す）
１ｏ１と、メモリセル群１０１からの出力を共通に接続
した読み出し側ビット線ＲＯ，・・・、Ｒ７と、メモリ
セル群１０１に書き込み制御回路１０５，１０６を介し
て人力される書き込み制御信号（以下、ライトイネーブ
ルと称す）Ｗτによって書き込み情報（以下、ライトデ
ータと称す）ＷＤＯ，・・・、ＷＤ７を書き込む書き込
み回路１０３と、共通ビット線ＲＯ，・・・、Ｒ７に接
続された読み出し回路（以下、センスアンプと称す）１
０４と、読み出し情報（以下、リードデータと称す）を
ＳＲＡＭ外部に出力するリードデータ端子ＲＤＯ，・・
・、ＲＤ７とを有している。メモリセル１０１は、第５
図に示すように情報を保持するループ状に接続した反転
増幅器（以下、インバータと称す）１０．１１と、読み
出し側ビット線Ｒｉにワード線Ｗｉが高電位になった時
に情報を出力するインバータ１２及びＮチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳＴｒと称す）Ｑ５と、
ライトイネーブルＷＥｉが高電位になったときに書き込
み側ビット線Ｄｉ、ＴＪ了を通じてライトデータを情報
保持部１０．１１に入力するＮＭＯ５ＴｒＱ４．Ｑ６と
から構成されている。
ここで、第４図に示したＳＲＡＭのアドレス入力信号Ａ
ＤＯ，ＡＤＩ、・・・、ＡＤ５は６ビツトであるから、
アドレス入力信号ＡＤＯ，ＡＤＩ、・・・、ＡＤ５とワ
ード線Ｗｌ、 Ｗ２．・・・、Ｗ２Ｏとの対応は下表の
ようになる。尚、この表で選択されたワード線が高電位
、非選択のワード線が低電位となる。
ＤＯ，ＡＤＩ、・・・、ＡＤ５は６ビツトであるから、
アドレス入力信号ＡＤＯ，ＡＤＩ、・・・、ＡＤ５とワ
ード線Ｗｌ、 Ｗ２．・・・、Ｗ２Ｏとの対応は下表の
ようになる。尚、この表で選択されたワード線が高電位
、非選択のワード線が低電位となる。
この表から明らかなように、どのワード線も選択されな
いアドレス入力状態が４種ある。
いアドレス入力状態が４種ある。
［発明が解決しようとする課題］
この従来の半導体集積回路装置は、アドレス信号入力数
（６）とワード線総数（６０）とが２５く６０＜２６と
いう関係にあるため、どのワード線も選択されないアド
レス信号が入力されているときはメモリセルに接続され
た読み出し側共通ビット線はフローティング状態になる
ため、ビット線に接続されたセンスアンプの入力は不定
となり、結局出力も不定となってしまうという問題点が
あった。特にセンスアンプがＭＯ９型トランジスタで構
成されている場合には人力がフローティング電位のため
電源から接地へと貫通電流が流れたり、回路の誤動作の
原因になったりするという問題点かあフた。貫通電流は
センスアンプを構成しているトランジスタのサイズにも
よるが、数十μへ〜数ｍＡも流れるため、ビット数が例
えば３２ビツトある回路はそれだけで１００ｍＡ近い電
流が流れ、素子や配線の信頼性が問題となる可能性があ
る。
（６）とワード線総数（６０）とが２５く６０＜２６と
いう関係にあるため、どのワード線も選択されないアド
レス信号が入力されているときはメモリセルに接続され
た読み出し側共通ビット線はフローティング状態になる
ため、ビット線に接続されたセンスアンプの入力は不定
となり、結局出力も不定となってしまうという問題点が
あった。特にセンスアンプがＭＯ９型トランジスタで構
成されている場合には人力がフローティング電位のため
電源から接地へと貫通電流が流れたり、回路の誤動作の
原因になったりするという問題点かあフた。貫通電流は
センスアンプを構成しているトランジスタのサイズにも
よるが、数十μへ〜数ｍＡも流れるため、ビット数が例
えば３２ビツトある回路はそれだけで１００ｍＡ近い電
流が流れ、素子や配線の信頼性が問題となる可能性があ
る。
また、この問題はＳＲＡＭだけでなく、読み出し専用記
憶回路（ＲＯＭ）やダイナミック型ＲＡＭ（ＤＲＡＭ）
も同様である。
憶回路（ＲＯＭ）やダイナミック型ＲＡＭ（ＤＲＡＭ）
も同様である。
［課題を解決するための手段］
本発明の半導体記憶回路装置は、記憶素子を選択するワ
ード線の本数ｍと該ワード線を選択するためのアドレス
信号入力数ｎとが、ｍ ＜ ２ ’の関係を有し、該ア
ドレス信号に対応して全てのワード線が非選択の状態が
生じ得る半導体記憶回路装置において、記憶素子の情報
が伝達されるビット線と所定電位との間に設けたスイッ
チと、全てのワード線が非選択の状態では前記スイッチ
を導通させ少なくとも１本のワード線が選択された状態
では前記スイッチを遮断させる制御回路とを備えたこと
を特徴とする。
ード線の本数ｍと該ワード線を選択するためのアドレス
信号入力数ｎとが、ｍ ＜ ２ ’の関係を有し、該ア
ドレス信号に対応して全てのワード線が非選択の状態が
生じ得る半導体記憶回路装置において、記憶素子の情報
が伝達されるビット線と所定電位との間に設けたスイッ
チと、全てのワード線が非選択の状態では前記スイッチ
を導通させ少なくとも１本のワード線が選択された状態
では前記スイッチを遮断させる制御回路とを備えたこと
を特徴とする。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の６０ワード×８ピツ）
ＳＲＡＭの回路図である。本実施例のＳＲＡＭも従来例
と同様に、６ビツトのアドレス入力信号ＡＤＯ，ＡＤＩ
、・・・、ＡＤ５をデコードするデコーダ１０２と、こ
のデコーダによって選択される６０本のワード線Ｗｌ、
Ｗ２．・・・、Ｗ２Ｃと、このワード線に接続された
メモリセル群１０１と、メモリセル群１０１からの出力
を共通に接続したビット線ＲＯ，・・・、Ｒ７と、メモ
リセル群１０１に書き込み制御回路１０５，１０６を介
して入力される。ライトイネーブルＷ■によってライト
データＷＤＯ。
ＳＲＡＭの回路図である。本実施例のＳＲＡＭも従来例
と同様に、６ビツトのアドレス入力信号ＡＤＯ，ＡＤＩ
、・・・、ＡＤ５をデコードするデコーダ１０２と、こ
のデコーダによって選択される６０本のワード線Ｗｌ、
Ｗ２．・・・、Ｗ２Ｃと、このワード線に接続された
メモリセル群１０１と、メモリセル群１０１からの出力
を共通に接続したビット線ＲＯ，・・・、Ｒ７と、メモ
リセル群１０１に書き込み制御回路１０５，１０６を介
して入力される。ライトイネーブルＷ■によってライト
データＷＤＯ。
・・・、ＷＤ７を書き込む回路１０３と、共通ビット線
ＲＯ，・・・、Ｒ７に接続されてセンスアンプ１０４と
、リードデータをＳＲＡＭ外部に出力するリードデータ
端子ＲＤＯ，・・・、ＲＤ７とを有しており、メモリセ
ル１０１も第５図に示したと同じ構造となっている。
ＲＯ，・・・、Ｒ７に接続されてセンスアンプ１０４と
、リードデータをＳＲＡＭ外部に出力するリードデータ
端子ＲＤＯ，・・・、ＲＤ７とを有しており、メモリセ
ル１０１も第５図に示したと同じ構造となっている。
ここで、本実施例のＳＲＡＭは各ビット線ＲＯ。
・・・、Ｒ７と接地電位ＧＮＤとの間に設けられたノー
ドＣＬがゲートに入力される８個のＮチャネル型ＭＯ５
）ランジスタ（以下、ＮＭＯ５Ｔｒと称す）Ｑｌと、電
源電位ＶＤＤとノードＣＬとの間に直列に配設されて各
ワード線Ｗｌ、 Ｗ２．・・・、Ｗ２Ｃがゲートに入
力される６０個のＰチャネル型ＭＯ５）ランジスタ（以
下、ＰＭＯ３Ｔｒと称す）Ｑ２と、接地電位ＧＮＤとノ
ードＣＬとの間に並列に配設されて各ワード線Ｗｌ、
Ｗ２．・・・、Ｗ２Ｃがゲートに入力される６０個の
ＮＭＯ９ＴｒＱ３とを備えており、ＮＭＯ５ＴｒＱ１が
ビット線ＲＯ，−−−，Ｒ７と所定電位（接地電位ＧＮ
Ｄ）との間に設けたスイッチを構成し、ＰＭＯ３ＴｒＱ
２とＮＭＯ５ＴｒＱ３とが全てのワード線Ｗｌ、 Ｗ２
．・・・、Ｗ２Ｃが非選択の状態では前記スイッチを導
通させ少なくとも１本のワード線が選択された状態では
前記スイッチを遮断させる制御回路を構成している。
ドＣＬがゲートに入力される８個のＮチャネル型ＭＯ５
）ランジスタ（以下、ＮＭＯ５Ｔｒと称す）Ｑｌと、電
源電位ＶＤＤとノードＣＬとの間に直列に配設されて各
ワード線Ｗｌ、 Ｗ２．・・・、Ｗ２Ｃがゲートに入
力される６０個のＰチャネル型ＭＯ５）ランジスタ（以
下、ＰＭＯ３Ｔｒと称す）Ｑ２と、接地電位ＧＮＤとノ
ードＣＬとの間に並列に配設されて各ワード線Ｗｌ、
Ｗ２．・・・、Ｗ２Ｃがゲートに入力される６０個の
ＮＭＯ９ＴｒＱ３とを備えており、ＮＭＯ５ＴｒＱ１が
ビット線ＲＯ，−−−，Ｒ７と所定電位（接地電位ＧＮ
Ｄ）との間に設けたスイッチを構成し、ＰＭＯ３ＴｒＱ
２とＮＭＯ５ＴｒＱ３とが全てのワード線Ｗｌ、 Ｗ２
．・・・、Ｗ２Ｃが非選択の状態では前記スイッチを導
通させ少なくとも１本のワード線が選択された状態では
前記スイッチを遮断させる制御回路を構成している。
次に、第１図の回路の動作を説明する。従来技術の項で
説明したようにアドレス入力信号ＡＤＯ。
説明したようにアドレス入力信号ＡＤＯ。
ＡＤ １．・・・、ＡＤ５が（０，Ｏ，０，０，０，０
）から（１，１，１，０，１，１，）までの間はワード
線Ｗｌ、 Ｗ２．・・・、Ｗ２Ｃのどれか１本が選択状
態（高電位）となるが、それ以降のアドレス入力信号す
なわち（１，１，１，１，０，０）から（１゜１、 １
． １． １． １）までは全てのワード線は非選択状
態（低電位）となる。このワード線がすべて非選択状態
の時はワード線にゲートが接続されたＰＭＯＳＴｒＱ２
はすべて導通し、ＮＭＯ５ＴｒＱ３はすべて遮断される
。従って、ノードＣＬは電源電位ＶＤＤすなわち高レベ
ルになるため、それにゲートが接続されたＮＭＯ５Ｔｒ
Ｑ１はすべて導通し、ビット線ＲＯ，・・・、Ｒ７を接
地電位ＧＮＤに固定する。
）から（１，１，１，０，１，１，）までの間はワード
線Ｗｌ、 Ｗ２．・・・、Ｗ２Ｃのどれか１本が選択状
態（高電位）となるが、それ以降のアドレス入力信号す
なわち（１，１，１，１，０，０）から（１゜１、 １
． １． １． １）までは全てのワード線は非選択状
態（低電位）となる。このワード線がすべて非選択状態
の時はワード線にゲートが接続されたＰＭＯＳＴｒＱ２
はすべて導通し、ＮＭＯ５ＴｒＱ３はすべて遮断される
。従って、ノードＣＬは電源電位ＶＤＤすなわち高レベ
ルになるため、それにゲートが接続されたＮＭＯ５Ｔｒ
Ｑ１はすべて導通し、ビット線ＲＯ，・・・、Ｒ７を接
地電位ＧＮＤに固定する。
一方、ワード線Ｗｌ、 Ｗ２．・・・、Ｗ２Ｃのどれか
１本が選択されたときは、選択されたワード線にゲート
が接続されたＰＭＯ９ＴｒＱ２は遮断し、ＮＭＯ５Ｔｒ
Ｑ３は導通する。従って、ノードＣＬは接地電位ＧＮＤ
、すなわち低レベルになるためＮＭＯ５ＴｒＱ１は遮断
し、メモリセル１０１からの情報がリードデータ端子Ｒ
ＤＯ，・・・、ＲＤ７に出力される。
１本が選択されたときは、選択されたワード線にゲート
が接続されたＰＭＯ９ＴｒＱ２は遮断し、ＮＭＯ５Ｔｒ
Ｑ３は導通する。従って、ノードＣＬは接地電位ＧＮＤ
、すなわち低レベルになるためＮＭＯ５ＴｒＱ１は遮断
し、メモリセル１０１からの情報がリードデータ端子Ｒ
ＤＯ，・・・、ＲＤ７に出力される。
すなわち、本実施例によればどんなアドレス入力信号が
入ろうともビット線ＲＯ，・・・、Ｒ７はフローティン
グになることはない。
入ろうともビット線ＲＯ，・・・、Ｒ７はフローティン
グになることはない。
次に本発明の第２の実施例について図面を参照して説明
する。
する。
第２図は本発明の第２の実施例の記憶回路装置を示す回
路図である。この実施例と第１の実施例との違いは書き
込み側ビット線と読み出し側ビット線とが別々ではなく
、対となった書き込み・読み出し共通ビット線Ｂｉ、ｌ
１ｍになっており、ここに相補の情報が入力ないしは出
力される点と、ビット線訂と接地電位ＧＮＤ （所定電
位）との間にＮＭＯ５ＴｒＱ１を設けている一方、ビッ
ト線Ｂｉと電源電位ＶＤＤ（所定電位）との間にゲート
にノードＣＬが入力されるＮＭＯ９ＴｒＱ４をスイッチ
として設けている点である。第４図にメモリセル１０９
の回路を示す。このメモリセル１０９は情報を保持する
ループ状に接続したインバータ１３゜１４と、ワード線
Ｗ１が高電位になったときに情報保持部とビット線Ｂｉ
、ｌｎとの間の情報の入出力をさせるＮＭＯ５ＴｒＱ７
とを有している。
路図である。この実施例と第１の実施例との違いは書き
込み側ビット線と読み出し側ビット線とが別々ではなく
、対となった書き込み・読み出し共通ビット線Ｂｉ、ｌ
１ｍになっており、ここに相補の情報が入力ないしは出
力される点と、ビット線訂と接地電位ＧＮＤ （所定電
位）との間にＮＭＯ５ＴｒＱ１を設けている一方、ビッ
ト線Ｂｉと電源電位ＶＤＤ（所定電位）との間にゲート
にノードＣＬが入力されるＮＭＯ９ＴｒＱ４をスイッチ
として設けている点である。第４図にメモリセル１０９
の回路を示す。このメモリセル１０９は情報を保持する
ループ状に接続したインバータ１３゜１４と、ワード線
Ｗ１が高電位になったときに情報保持部とビット線Ｂｉ
、ｌｎとの間の情報の入出力をさせるＮＭＯ５ＴｒＱ７
とを有している。
いま、ワード線Ｗｌ、 Ｗ２．・・・、Ｗ２Ｃがすべて
非選択状態（低レベル）の時にＰＭＯ５ＴｒＱ２がすべ
て導通してノードＣＬが高レベルになると、ビット線電
位固定用ＮＭＯＳ Ｔ ｒＱｌ、 Ｑ４が導通するた
めビット線Ｂｉ、訂は固定電位となりフローティング状
態になることはない。一方、ワード線Ｗｌ。
非選択状態（低レベル）の時にＰＭＯ５ＴｒＱ２がすべ
て導通してノードＣＬが高レベルになると、ビット線電
位固定用ＮＭＯＳ Ｔ ｒＱｌ、 Ｑ４が導通するた
めビット線Ｂｉ、訂は固定電位となりフローティング状
態になることはない。一方、ワード線Ｗｌ。
Ｗ２．・・・、Ｗ２Ｃのどれか一本が選択されるといず
れかのＰＭＯＳＴｒＱ２が遮断すると共にいずれかのＮ
ＭＯＳＴｒＱ３が導通してノードＣＬが低レベルになり
、ＮＭＯ５ＴｒＱ１．Ｑ４はすべて遮断して通常の動作
が可能となる。
れかのＰＭＯＳＴｒＱ２が遮断すると共にいずれかのＮ
ＭＯＳＴｒＱ３が導通してノードＣＬが低レベルになり
、ＮＭＯ５ＴｒＱ１．Ｑ４はすべて遮断して通常の動作
が可能となる。
ＡＭの回路図、第３図はそのＳＲＡＭ用メモリセルを示
す回路図、第４図は従来のＳＲＡＭの回路図、第５図は
従来より一般的なＳＲＡＭ用メモリセルの回路図である
。
す回路図、第４図は従来のＳＲＡＭの回路図、第５図は
従来より一般的なＳＲＡＭ用メモリセルの回路図である
。
［発明の効果］
以上説明したように本発明は、ワード線数ｍとアドレス
入力信号数ｎとがｍ＜２ｎの関係にある半導体記憶回路
において、ビット線と所定電位（電源電位、接地電位等
）との間にスイッチを設け、全てのワード線が非選択の
状態では該スイッチを導通させる制御回路を設けたため
、全てのワード線が非選択状態になってもビット線がフ
ローティング状態になることはなく、従って読み出し回
路に貫通電流が流れて素子が劣化したり、誤動作したり
することを防止するという効果を有する。
入力信号数ｎとがｍ＜２ｎの関係にある半導体記憶回路
において、ビット線と所定電位（電源電位、接地電位等
）との間にスイッチを設け、全てのワード線が非選択の
状態では該スイッチを導通させる制御回路を設けたため
、全てのワード線が非選択状態になってもビット線がフ
ローティング状態になることはなく、従って読み出し回
路に貫通電流が流れて素子が劣化したり、誤動作したり
することを防止するという効果を有する。
第１図は本発明の一実施例に係るＳＲＡＭの回路図、第
２図は本発明の他の一実施例に係る５Ｒ１０１、１０９
ψ ・ ・ ・ ・ ・１０２ ・ ・ ・ ・ 舎
φ φ ・ 争 ・１０３．１１０ ・ ・ ◆ ・
・ ・１０４．１１１ 争 ・ 会 舎 拳
争・メモリセル群、 ・デコーダ、 ・書き込み回路、 ・読み出し回路 （センスアンプ）、 １０５．１０６・・・・書き込み制御回路（ライトイネ
ーブル回路）、 １０．１１゜ １２．１３，１４・・・・・・・反転増幅器（インバー
タ）、 Ｑｌ、 Ｑ３． Ｑ４゜ Ｑ５． Ｑ６． Ｑ７・・・・・・・Ｎチャネル型
ＭＯＳトランジスタ （ＮＭＯＳＴｒ）、 ＢＯ，ｎ、・・・、Ｂ７． ｆ７・・・書き込み・読み
出し共通ビット線、 Ｑｌ・・・・・・Ｐチャネル型ＭＯＳ）ランジスタ（Ｐ
ＭＯＳＴｒ）、 ＣＬ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・
・ノード、ＶＤＤ・・・・・・・・・・・・電源電位。 ＡＤＯ，ＡＤＩ、・・・、ＡＤ５・・・アドレス入力信
号、Ｗ丁・・・・・・・・・・・書き込み制御信号（ラ
イトイネーブル）、 ＷＤＯ，・・・、ＷＤ？・ ・ ・ ・・・書き込み情
報 （ライトデータ）、
２図は本発明の他の一実施例に係る５Ｒ１０１、１０９
ψ ・ ・ ・ ・ ・１０２ ・ ・ ・ ・ 舎
φ φ ・ 争 ・１０３．１１０ ・ ・ ◆ ・
・ ・１０４．１１１ 争 ・ 会 舎 拳
争・メモリセル群、 ・デコーダ、 ・書き込み回路、 ・読み出し回路 （センスアンプ）、 １０５．１０６・・・・書き込み制御回路（ライトイネ
ーブル回路）、 １０．１１゜ １２．１３，１４・・・・・・・反転増幅器（インバー
タ）、 Ｑｌ、 Ｑ３． Ｑ４゜ Ｑ５． Ｑ６． Ｑ７・・・・・・・Ｎチャネル型
ＭＯＳトランジスタ （ＮＭＯＳＴｒ）、 ＢＯ，ｎ、・・・、Ｂ７． ｆ７・・・書き込み・読み
出し共通ビット線、 Ｑｌ・・・・・・Ｐチャネル型ＭＯＳ）ランジスタ（Ｐ
ＭＯＳＴｒ）、 ＣＬ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・
・ノード、ＶＤＤ・・・・・・・・・・・・電源電位。 ＡＤＯ，ＡＤＩ、・・・、ＡＤ５・・・アドレス入力信
号、Ｗ丁・・・・・・・・・・・書き込み制御信号（ラ
イトイネーブル）、 ＷＤＯ，・・・、ＷＤ？・ ・ ・ ・・・書き込み情
報 （ライトデータ）、
Claims (1)
- 記憶素子を選択するワード線の本数ｍと該ワード線を選
択するためのアドレス信号入力数ｎとが、ｍ＜２＾ｎの
関係を有し、該アドレス信号に対応して全てのワード線
が非選択の状態が生じ得る半導体記憶回路装置において
、記憶素子の情報が伝達されるビット線と所定電位との
間に設けたスイッチと、全てのワード線が非選択の状態
では前記スイッチを導通させ少なくとも１本のワード線
が選択された状態では前記スイッチを遮断させる制御回
路とを備えたことを特徴とする半導体記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137375A JP2754870B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137375A JP2754870B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432094A true JPH0432094A (ja) | 1992-02-04 |
| JP2754870B2 JP2754870B2 (ja) | 1998-05-20 |
Family
ID=15197217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137375A Expired - Lifetime JP2754870B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754870B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419582A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Semiconductor memory device |
| JPH0432092A (ja) * | 1990-05-28 | 1992-02-04 | Nec Corp | 半導体集積メモリ回路 |
-
1990
- 1990-05-28 JP JP2137375A patent/JP2754870B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419582A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Semiconductor memory device |
| JPH0432092A (ja) * | 1990-05-28 | 1992-02-04 | Nec Corp | 半導体集積メモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754870B2 (ja) | 1998-05-20 |
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