JPH04321308A - 内部整合回路つき電界効果トランジスタ - Google Patents
内部整合回路つき電界効果トランジスタInfo
- Publication number
- JPH04321308A JPH04321308A JP138791A JP138791A JPH04321308A JP H04321308 A JPH04321308 A JP H04321308A JP 138791 A JP138791 A JP 138791A JP 138791 A JP138791 A JP 138791A JP H04321308 A JPH04321308 A JP H04321308A
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- JP
- Japan
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- matching circuit
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- input
- metallized
- effect transistor
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- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 10
- 239000000919 ceramic Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 10
- 238000001465 metallisation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタに
関し、特にマイクロ波帯用の内部整合回路つきの高出力
用電界効果トランジスタに関するものである。
関し、特にマイクロ波帯用の内部整合回路つきの高出力
用電界効果トランジスタに関するものである。
【０００２】
【従来の技術】マイクロ波帯用の電界効果トランジスタ
（ＦＥＴ）は、図２の平面図に示すように、性能を十分
引き出すためにＦＥＴチップ２が組み込まれたパッケー
ジ１内に、メタライズパターン５，６による内部整合回
路が形成されたセラミック基板３，４が内蔵されている
。ＦＥＴの入出力インピーダンスを高くし（理想的には
５０Ω）外部整合回路によるインピーダンス整合を取り
易くして、十分に性能を引き出せるようにしている。
（ＦＥＴ）は、図２の平面図に示すように、性能を十分
引き出すためにＦＥＴチップ２が組み込まれたパッケー
ジ１内に、メタライズパターン５，６による内部整合回
路が形成されたセラミック基板３，４が内蔵されている
。ＦＥＴの入出力インピーダンスを高くし（理想的には
５０Ω）外部整合回路によるインピーダンス整合を取り
易くして、十分に性能を引き出せるようにしている。
【０００３】内部回路整合用メタライズパターン５，６
は、入力側および出力側ともに入出力軸に関して左右対
称になっている。偶数個のＦＥＴチップは、電気的に並
列接続して高出力化を図っている。
は、入力側および出力側ともに入出力軸に関して左右対
称になっている。偶数個のＦＥＴチップは、電気的に並
列接続して高出力化を図っている。
【０００４】
【発明が解決しようとする課題】内部回路整合回路用セ
ラミック基板上のメタライズパターンが左右対称で偶数
個のＦＥＴチップが電気的に並列接続されている。
ラミック基板上のメタライズパターンが左右対称で偶数
個のＦＥＴチップが電気的に並列接続されている。
【０００５】高出力化が進むにつれて入出力インピーダ
ンスが低くなり、外部整合回路における損失が増えて、
高出力化および広帯域化を妨げている。
ンスが低くなり、外部整合回路における損失が増えて、
高出力化および広帯域化を妨げている。
【０００６】
【課題を解決するための手段】本発明の内部整合回路つ
き電界効果トランジスタは、パッケージ内に偶数個の電
界効果トランジスタチップと入力側および出力側インピ
ーダンス整合用セラミック基板を備えており、入力側お
よび出力側インピーダンス整合用メタライズパターンが
入出力軸に対して片方のメタライズパターンが他方のメ
タライズパターンにλ／４線路を付加した構成となって
いる。
き電界効果トランジスタは、パッケージ内に偶数個の電
界効果トランジスタチップと入力側および出力側インピ
ーダンス整合用セラミック基板を備えており、入力側お
よび出力側インピーダンス整合用メタライズパターンが
入出力軸に対して片方のメタライズパターンが他方のメ
タライズパターンにλ／４線路を付加した構成となって
いる。
【０００７】
【実施例】本発明の一実施例について、図１の平面図を
参照して説明する。
参照して説明する。
【０００８】パッケージ１に２個のＦＥＴチップ２、お
よび入力側整合回路用セラミック基板３と出力側整合回
路用セラミック基板４とが搭載されている。
よび入力側整合回路用セラミック基板３と出力側整合回
路用セラミック基板４とが搭載されている。
【０００９】セラミック基板３，４上には整合回路用メ
タライズパターン５，６が形成されている。入出力軸Ａ
−Ｂに対してメタライズパターン５，６は左右対称でな
くて、片方のメタライズパターンには他方のメタライズ
パターンに対してλ／４線路７，８が付加されている。
タライズパターン５，６が形成されている。入出力軸Ａ
−Ｂに対してメタライズパターン５，６は左右対称でな
くて、片方のメタライズパターンには他方のメタライズ
パターンに対してλ／４線路７，８が付加されている。
【００１０】ＦＥＴチップ２と整合回路用メタライズパ
ターン５，６とはボンディングワイヤ９で接続されてい
る。
ターン５，６とはボンディングワイヤ９で接続されてい
る。
【００１１】入力側外部リード１０に印加されたＲＦ信
号は２個のチップ２に分岐して駆動される。λ／４線路
により１８０°位相差を生じて入力された信号はＦＥＴ
チップ２の出力パターン６のλ／４線路によりさらに１
８０°位相差を生じて結局同相になって出力側外部リー
ド１１でＲＦ信号が合成されることになる。
号は２個のチップ２に分岐して駆動される。λ／４線路
により１８０°位相差を生じて入力された信号はＦＥＴ
チップ２の出力パターン６のλ／４線路によりさらに１
８０°位相差を生じて結局同相になって出力側外部リー
ド１１でＲＦ信号が合成されることになる。
【００１２】
【発明の効果】入力側および出力側のインピーダンス整
合用メタライズパターンにおいて、入出力軸に対して片
方のパターンが他方のパターンにλ／４線路が付加され
た構造になっている。
合用メタライズパターンにおいて、入出力軸に対して片
方のパターンが他方のパターンにλ／４線路が付加され
た構造になっている。
【００１３】その結果ＲＦ動作において、偶数個のＦＥ
Ｔチップが電気的に直列接続されたのと等価になって、
入出力側ダイナミックインピーダンスが高くなる。外部
整合が取り易くなり整合損失が減少する。出力特性およ
び広帯域特性が大幅に改善される。
Ｔチップが電気的に直列接続されたのと等価になって、
入出力側ダイナミックインピーダンスが高くなる。外部
整合が取り易くなり整合損失が減少する。出力特性およ
び広帯域特性が大幅に改善される。
【００１４】さらにλ／４線路が付加されたことにより
、入出力間の干渉を減らす効果があった。
、入出力間の干渉を減らす効果があった。
【図１】本発明の一実施例を示す平面図である。
【図２】従来技術による電界効果トランジスタの内部構
造を示す平面図である。
造を示す平面図である。
１ ＦＥＴパッケージ
２ ＦＥＴチップ
３ 入力側整合回路用セラミック基板４
出力側整合回路用セラミック基板５ 入力側整合
回路用メタライズパターン６ 出力側整合回路用
メタライズパターン７ 入力側λ／４線路 ８ 出力側λ／４線路 ９ ボンディングワイヤ １０ 入力側外部リード １１ 出力側外部リード
出力側整合回路用セラミック基板５ 入力側整合
回路用メタライズパターン６ 出力側整合回路用
メタライズパターン７ 入力側λ／４線路 ８ 出力側λ／４線路 ９ ボンディングワイヤ １０ 入力側外部リード １１ 出力側外部リード
Claims (1)
- 【請求項１】 パッケージ内部の接地面上に偶数個の
電界効果トランジスタチップと入力側および出力側イン
ピーダンス整合用セラミック基板とが搭載されている電
界効果トランジスタにおいて、前記入力側および出力側
インピーダンス整合回路用セラミック基板上のインピー
ダンス整合用メタライズパターンが入出力軸に関して面
対称でなくて、前記入出力軸の片方の前記メタライズパ
ターンが他方の前記メタライズパターンにλ／４線路を
付加した構成になっていることを特徴とする電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP138791A JPH04321308A (ja) | 1991-01-10 | 1991-01-10 | 内部整合回路つき電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP138791A JPH04321308A (ja) | 1991-01-10 | 1991-01-10 | 内部整合回路つき電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04321308A true JPH04321308A (ja) | 1992-11-11 |
Family
ID=11500076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP138791A Pending JPH04321308A (ja) | 1991-01-10 | 1991-01-10 | 内部整合回路つき電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04321308A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9887676B2 (en) | 2016-06-23 | 2018-02-06 | Kabushiki Kaisha Toshiba | High frequency semiconductor amplifier |
| US9947628B2 (en) | 2015-12-03 | 2018-04-17 | Kabushiki Kaisha Toshiba | High frequency semiconductor amplifier |
| CN115003015A (zh) * | 2022-06-21 | 2022-09-02 | 中国电子科技集团公司第五十五研究所 | 一种抑制强电场击穿的大功率内匹配电路 |
-
1991
- 1991-01-10 JP JP138791A patent/JPH04321308A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9947628B2 (en) | 2015-12-03 | 2018-04-17 | Kabushiki Kaisha Toshiba | High frequency semiconductor amplifier |
| US9887676B2 (en) | 2016-06-23 | 2018-02-06 | Kabushiki Kaisha Toshiba | High frequency semiconductor amplifier |
| CN115003015A (zh) * | 2022-06-21 | 2022-09-02 | 中国电子科技集团公司第五十五研究所 | 一种抑制强电场击穿的大功率内匹配电路 |
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