JPS6045044A - Icパツケ−ジ - Google Patents

Icパツケ−ジ

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Publication number
JPS6045044A
JPS6045044A JP58152702A JP15270283A JPS6045044A JP S6045044 A JPS6045044 A JP S6045044A JP 58152702 A JP58152702 A JP 58152702A JP 15270283 A JP15270283 A JP 15270283A JP S6045044 A JPS6045044 A JP S6045044A
Authority
JP
Japan
Prior art keywords
internal wiring
chip
conductor
package
strip line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58152702A
Other languages
English (en)
Inventor
Hiroichi Murase
村瀬 博一
Tamio Tomosugi
友杉 民夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58152702A priority Critical patent/JPS6045044A/ja
Publication of JPS6045044A publication Critical patent/JPS6045044A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00Electrical arrangements for controlling or matching impedance
    • H10W44/20Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
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    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W72/07551Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
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  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ICチップを収納するパッケージ、特に高周
波域で動作するICチ、プを収納するに適したICパッ
ケージに関する。
一般のセラミックパッケージ集伊回路では、第1図に示
すように、ICチップ4は、IC,<ツケージのパッケ
ージ基板1の上面中央間みに固着され、凹み周辺の平坦
部にメタライズされた導体2の一端とポンディング線5
により接続され、導体2の他端は外部リード3に接続さ
れ、キャップ6で蓋をして気密封止されて−・る。この
ような集積回路において、従来は、ICチップ4と夕1
部リード3との間にある導体(以下内部配線と(・5)
2につ(・ては、高周波域におけるインピーダンス等を
特に考慮したものはitとんどη、かっ7こ。内部配線
2のメタライズパターンも、細(・もの、太(・もの、
また、テーバ状のものなど様々で、インピーダンスとし
ては全く不揃いであった。その結果、高周波域において
は、ICチップとTC夕4部回路間にお(・てインピー
ダンスの平爪−合を生じ、反射による損失が増加し、周
波数特性劣化の原因とムっていた。
本発明の目的は、収納したICグツズとICクト部回路
間のインピーダンスの不整合をたくりことのできるIC
パッケージを提供するにある。
本発明のICパッケージは、ICチップと夕1部リード
との間の内部配線を、収納するICヲソプと外部回路の
入出力インピーダンスに等しい特性インピーダンスをも
つストリップライン構造としている。よって、内部配線
のチップの動作特性に及ぼす影響が軽減される。
つぎに本発明を実施例により説明する。
第2図は本発明の一実施例のICパッケージを用いた集
積回路の断面図、第3図は、第2図に示す集積回路のキ
ャップを除いて示した平面図である。第2図において、
ポンディング線5と外部リード3間を接続する内部配線
2の下部に誘電体8を介して導電体7を設ける。導電体
7を接地することにより、内部配線2と導電体7とでス
トリップラインを構成する。内部配線2の巾(W)及び
誘電体8の厚さくh)は、ICチップ及びIC外部回路
の入出力インピーダンスに適合するよう決める。例えば
、誘電体8にアルミナセラミ、りを使用し、インピーダ
ンス50Ωのストリップラインとするためには、W/h
Thlとする。導電体7は、第3図のようにすべての内
部配線2の下部全面に設けられ、すべての内部配線がス
トリップラインとして構成される。
第4図は、本発明の第2の実施例に係る集積回路のキャ
ップを取り除いた平面図であり、導電体9は内部配線2
のうち、一部の内部配線の下部に設けられ、特定の内部
配線がストリップラインとして構成されたものである。
なお、上記実施例では、水平方向に外部リードを出した
パッケージについて示しているが、外部リードが下方に
出るパッケージにつ(・ても、本発明を実施できる。
本発明は以上説明したように、内部配線をストリップラ
イン構造にすることにより、内部配線による高周波域で
のインピーダンス不整合が軽減され、内部配線がチップ
の特性に与える影響を軽減するという効果がある。
【図面の簡単な説明】
第1図は従来のICパッケージにICチップを収納した
集積回路の断面図、第2図は本発明の一実施例にICチ
、プを収納した集積回路の断面図、第3図は第2図の集
積回路のキャップを取り除(・た状態の部分平面図、第
4図は本発明の第2の実施例に係る集積回路のキ1ヤッ
プをを除(・た状態の部分平面図である。 l、11・・・・・・パッケージ基板、2・・・・・・
内部配線、3・・・・・・外部リード、4・・・・・・
ICチップ、5・・・・・・ボンディング線、6・・・
・・・キャップ、7・・・・・・締型体層、8.9・・
・・・・ストリップライン接地導電体。 代理人 弁理士 内 原 晋

Claims (1)

    【特許請求の範囲】
  1. ICチップを固着するパッケージ基板と、前記ICチッ
    プと導t1接続される外部リードとを備えたICパッケ
    ージにおいて、前記ICグツズと外部リードとの間の配
    線が所望する一定インピーダンスのストリップラインで
    形成されて(・ることを特命とするICパッケージ。
JP58152702A 1983-08-22 1983-08-22 Icパツケ−ジ Pending JPS6045044A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58152702A JPS6045044A (ja) 1983-08-22 1983-08-22 Icパツケ−ジ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58152702A JPS6045044A (ja) 1983-08-22 1983-08-22 Icパツケ−ジ

Publications (1)

Publication Number Publication Date
JPS6045044A true JPS6045044A (ja) 1985-03-11

Family

ID=15546276

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58152702A Pending JPS6045044A (ja) 1983-08-22 1983-08-22 Icパツケ−ジ

Country Status (1)

Country Link
JP (1) JPS6045044A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62128549A (ja) * 1985-11-29 1987-06-10 Nec Corp Icパツケ−ジ
JPS62179135A (ja) * 1986-01-31 1987-08-06 Mitsubishi Electric Corp マイクロ波装置モジユ−ル
EP0524763A3 (ja) * 1991-07-22 1994-02-16 Motorola Inc

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62128549A (ja) * 1985-11-29 1987-06-10 Nec Corp Icパツケ−ジ
JPS62179135A (ja) * 1986-01-31 1987-08-06 Mitsubishi Electric Corp マイクロ波装置モジユ−ル
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