JPH04321321A - 出力回路 - Google Patents
出力回路Info
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- JPH04321321A JPH04321321A JP3115561A JP11556191A JPH04321321A JP H04321321 A JPH04321321 A JP H04321321A JP 3115561 A JP3115561 A JP 3115561A JP 11556191 A JP11556191 A JP 11556191A JP H04321321 A JPH04321321 A JP H04321321A
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- Japan
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- channel mos
- mos transistor
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- circuit
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- 230000003111 delayed effect Effects 0.000 claims description 7
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は相補型ＭＯＳ集積回路に
関し、特に、出力回路に関する。
関し、特に、出力回路に関する。
【０００２】
【従来の技術】従来の出力回路を図３に示す。従来の出
力回路は入力信号３０をＰチャネルＭＯＳトランジスタ
３１とＮチャネルＭＯＳトランジスタ３２を直列に接続
したＣＭＯＳインバータ３３に入力し、このインバータ
３３の出力に出力端子３４を接続するという構成になっ
ていた。ＰチャネルＭＯＳトランジスタ３１とＮチャネ
ルＭＯＳトランジスタ３２は、要求されているハイレベ
ル出力電流とロウレベル出力電流を満足できるようにそ
れぞれのチャネル幅を十分大きく設定されている。
力回路は入力信号３０をＰチャネルＭＯＳトランジスタ
３１とＮチャネルＭＯＳトランジスタ３２を直列に接続
したＣＭＯＳインバータ３３に入力し、このインバータ
３３の出力に出力端子３４を接続するという構成になっ
ていた。ＰチャネルＭＯＳトランジスタ３１とＮチャネ
ルＭＯＳトランジスタ３２は、要求されているハイレベ
ル出力電流とロウレベル出力電流を満足できるようにそ
れぞれのチャネル幅を十分大きく設定されている。
【０００３】
【発明が解決しようとする課題】上述した従来の出力回
路は、要求された電流駆動能力を満足できるようにＣＭ
ＯＳインバータ３３を構成するＰチャネルＭＯＳトラン
ジスタ３１とＮチャネルＭＯＳトランジスタ３２のチャ
ネル幅を十分大きく設定されているので、出力信号は急
激に立ち上がりまた立ち下がる。その結果、出力信号の
変化開始時に大電流が流れ、出力信号の波形にアンダー
シュートやオーバーシュートが生じ、かかる出力信号の
供給される論理回路に誤動作の要因を与えるという欠点
があった。
路は、要求された電流駆動能力を満足できるようにＣＭ
ＯＳインバータ３３を構成するＰチャネルＭＯＳトラン
ジスタ３１とＮチャネルＭＯＳトランジスタ３２のチャ
ネル幅を十分大きく設定されているので、出力信号は急
激に立ち上がりまた立ち下がる。その結果、出力信号の
変化開始時に大電流が流れ、出力信号の波形にアンダー
シュートやオーバーシュートが生じ、かかる出力信号の
供給される論理回路に誤動作の要因を与えるという欠点
があった。
【０００４】
【課題を解決するための手段】本発明の要旨は、第１電
源と第２電源との間に接続された出力インバータを有す
る出力回路において、上記出力インバータはＰチャンネ
ル型第１負荷トランジスタと、Ｐチャンネル型第１スイ
ッチングトランジスタと、Ｎチャンネル型第２スイッチ
ングトランジスタと、Ｎチャンネル型第２負荷トランジ
スタとを直列接続して構成され、入力信号は上記第１，
第２スイッチングトランジスタのゲートに供給され、入
力信号の供給される遅延回路は遅延入力信号を第１電源
と第２電源との間に直列接続されたＰチャンネル型第３
スイッチングトランジスタとＮチャンネル型第４スイッ
チングトランジスタとのゲートに供給し、上記第１，第
２スイッチングトランジスタの共通ドレインは上記第３
，第４スイッチングトランジスタの共通ドレインに接続
され出力ノードとして機能することである。
源と第２電源との間に接続された出力インバータを有す
る出力回路において、上記出力インバータはＰチャンネ
ル型第１負荷トランジスタと、Ｐチャンネル型第１スイ
ッチングトランジスタと、Ｎチャンネル型第２スイッチ
ングトランジスタと、Ｎチャンネル型第２負荷トランジ
スタとを直列接続して構成され、入力信号は上記第１，
第２スイッチングトランジスタのゲートに供給され、入
力信号の供給される遅延回路は遅延入力信号を第１電源
と第２電源との間に直列接続されたＰチャンネル型第３
スイッチングトランジスタとＮチャンネル型第４スイッ
チングトランジスタとのゲートに供給し、上記第１，第
２スイッチングトランジスタの共通ドレインは上記第３
，第４スイッチングトランジスタの共通ドレインに接続
され出力ノードとして機能することである。
【０００５】
【発明の作用】入力信号が変化すると、出力インバータ
は出力ノードを電源レベルより第１，第２負荷トランジ
スタのスレッショルド分だけ少ない電圧レベルに一旦移
行させ、その後、遅延入力信号により第３，第４スイッ
チングトランジスタが最終電圧レベルに出力ノードを移
行させる。
は出力ノードを電源レベルより第１，第２負荷トランジ
スタのスレッショルド分だけ少ない電圧レベルに一旦移
行させ、その後、遅延入力信号により第３，第４スイッ
チングトランジスタが最終電圧レベルに出力ノードを移
行させる。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示す等価回路図
である。１が入力信号であり、この入力信号１はディレ
イ回路２で同相の遅延入力信号となる。２つの電源ＶＣ
ＣとＧＮＤ間に第１のＰチャネルＭＯＳトランジスタ３
と、第２のＰチャネルＭＯＳトランジスタ４と、第１の
ＮチャネルＭＯＳトランジスタ５と、第２のＮチャネル
ＭＯＳトランジスタ６とが直列に接続されており、第１
のＰチャネルＭＯＳトランジスタ３と第２のＮチャネル
ＭＯＳトランジスタ６はそれぞれゲートとドレインを接
続してある。入力信号１は第２のＰチャネルＭＯＳトラ
ンジスタ４と第１のＮチャネルＭＯＳトランジスタ５の
ゲートに入力する。
説明する。図１は本発明の第１実施例を示す等価回路図
である。１が入力信号であり、この入力信号１はディレ
イ回路２で同相の遅延入力信号となる。２つの電源ＶＣ
ＣとＧＮＤ間に第１のＰチャネルＭＯＳトランジスタ３
と、第２のＰチャネルＭＯＳトランジスタ４と、第１の
ＮチャネルＭＯＳトランジスタ５と、第２のＮチャネル
ＭＯＳトランジスタ６とが直列に接続されており、第１
のＰチャネルＭＯＳトランジスタ３と第２のＮチャネル
ＭＯＳトランジスタ６はそれぞれゲートとドレインを接
続してある。入力信号１は第２のＰチャネルＭＯＳトラ
ンジスタ４と第１のＮチャネルＭＯＳトランジスタ５の
ゲートに入力する。
【０００７】電源ＶＣＣとＧＮＤ間には、さらに、第３
のＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳ
トランジスタ８を直列に接続して構成するインバータ１
５が接続されており、これらＭＯＳトランジスタ７，８
のゲートには前記ディレイ回路２の出力、すなわち遅延
入力信号が供給される。このインバータ１５の出力は第
２のＰチャネルＭＯＳトランジスタ４と第１のＮチャネ
ルＭＯＳトランジスタ５の接続点に接続されており、さ
らに、その接続点に出力端子９が接続されている。
のＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳ
トランジスタ８を直列に接続して構成するインバータ１
５が接続されており、これらＭＯＳトランジスタ７，８
のゲートには前記ディレイ回路２の出力、すなわち遅延
入力信号が供給される。このインバータ１５の出力は第
２のＰチャネルＭＯＳトランジスタ４と第１のＮチャネ
ルＭＯＳトランジスタ５の接続点に接続されており、さ
らに、その接続点に出力端子９が接続されている。
【０００８】ここで、ディレイ回路２は、入力信号１の
変化が第２のＰチャネルＭＯＳトランジスタ４と第１の
ＮチャネルＭＯＳトランジスタ５を動作させた直後に遅
延入力信号を変化させるようにディレイ値を設定する。
変化が第２のＰチャネルＭＯＳトランジスタ４と第１の
ＮチャネルＭＯＳトランジスタ５を動作させた直後に遅
延入力信号を変化させるようにディレイ値を設定する。
【０００９】まず入力信号１が高レベルから低レベルに
変化する場合を考えてみると、第２のＰチャネルトラン
ジスタ４がオンし、第１のＮチャネルＭＯＳトランジス
タ５はオフする。
変化する場合を考えてみると、第２のＰチャネルトラン
ジスタ４がオンし、第１のＮチャネルＭＯＳトランジス
タ５はオフする。
【００１０】このとき第２のＰチャネルＭＯＳトランジ
スタ４と第１のＮチャネルＭＯＳトランジスタ５の接続
点の電位を第３のＰチャネルＭＯＳトランジスタ７、Ｎ
チャネルＭＯＳトランジスタ８の接続点と切り離して考
えてみると、第１のＰチャネルＭＯＳトランジスタ３は
ゲートとドレインが接続されているため、第２のＰチャ
ネルＭＯＳトランジスタ４のソース電位は電源ＶＣＣか
ら第１のＰチャネルトランジスタ３のスレッシュホール
ド電位分下がった電位となる。したがって、第２のＰチ
ャネルＭＯＳトランジスタ４と第１のＮチャネルＭＯＳ
トランジスタ５の接続点の電位は電源ＶＣＣから第１の
ＰチャネルＭＯＳトランジスタ３のスレッシュホールド
電位分下がった電位となる。
スタ４と第１のＮチャネルＭＯＳトランジスタ５の接続
点の電位を第３のＰチャネルＭＯＳトランジスタ７、Ｎ
チャネルＭＯＳトランジスタ８の接続点と切り離して考
えてみると、第１のＰチャネルＭＯＳトランジスタ３は
ゲートとドレインが接続されているため、第２のＰチャ
ネルＭＯＳトランジスタ４のソース電位は電源ＶＣＣか
ら第１のＰチャネルトランジスタ３のスレッシュホール
ド電位分下がった電位となる。したがって、第２のＰチ
ャネルＭＯＳトランジスタ４と第１のＮチャネルＭＯＳ
トランジスタ５の接続点の電位は電源ＶＣＣから第１の
ＰチャネルＭＯＳトランジスタ３のスレッシュホールド
電位分下がった電位となる。
【００１１】この直後に、ディレイ回路２は遅延入力信
号を高レベルから低レベルに変化させ、第３のＰチャネ
ルＭＯＳトランジスタ７がオンするので、出力端子９は
電源ＶＣＣの電位まで上がる。
号を高レベルから低レベルに変化させ、第３のＰチャネ
ルＭＯＳトランジスタ７がオンするので、出力端子９は
電源ＶＣＣの電位まで上がる。
【００１２】また入力信号１が低レベルから高レベルに
変化する場合も同様であり、出力端子９は高レベルから
低レベルに変化するが、詳細説明は簡略のため省略する
。すなわち常にインバータとして動作する。次に、第１
実施例の利点を説明する。ＰチャネルＭＯＳトランジス
タ３，４、ＮチャネルＭＯＳトランジスタ５，６のチャ
ネル幅は出力端子９に要求される立ち上がり、立ち下が
り時間を満足する範囲内で最小に設定されており、入力
信号１が変化した後、ＰチャネルＭＯＳトランジスタ４
、ＮチャネルＭＯＳトランジスタ５がオンしても、Ｐチ
ャネルＭＯＳトランジスタ３、ＮチャネルＭＯＳトラン
ジスタ６により出力端子９は電源電位ＶＣＣまたはＧＮ
Ｄまで達しない。このことは、オーバーシュート、アン
ダーシュートが生じても電源電位に対する電位のオーバ
ーシュート、アンダーシュートが小さくなることを意味
する。ＰチャネルＭＯＳトランジスタ７、ＮチャネルＭ
ＯＳトランジスタ８を第２のＰチャネルＭＯＳトランジ
スタ４、第１のＮチャネルＭＯＳトランジスタ５が動作
した後に動作するようディレイ回路２のディレイ値を設
定してあるので、出力端子９は最終的に電源電位ＶＣＣ
またはＧＮＤにまで達する。
変化する場合も同様であり、出力端子９は高レベルから
低レベルに変化するが、詳細説明は簡略のため省略する
。すなわち常にインバータとして動作する。次に、第１
実施例の利点を説明する。ＰチャネルＭＯＳトランジス
タ３，４、ＮチャネルＭＯＳトランジスタ５，６のチャ
ネル幅は出力端子９に要求される立ち上がり、立ち下が
り時間を満足する範囲内で最小に設定されており、入力
信号１が変化した後、ＰチャネルＭＯＳトランジスタ４
、ＮチャネルＭＯＳトランジスタ５がオンしても、Ｐチ
ャネルＭＯＳトランジスタ３、ＮチャネルＭＯＳトラン
ジスタ６により出力端子９は電源電位ＶＣＣまたはＧＮ
Ｄまで達しない。このことは、オーバーシュート、アン
ダーシュートが生じても電源電位に対する電位のオーバ
ーシュート、アンダーシュートが小さくなることを意味
する。ＰチャネルＭＯＳトランジスタ７、ＮチャネルＭ
ＯＳトランジスタ８を第２のＰチャネルＭＯＳトランジ
スタ４、第１のＮチャネルＭＯＳトランジスタ５が動作
した後に動作するようディレイ回路２のディレイ値を設
定してあるので、出力端子９は最終的に電源電位ＶＣＣ
またはＧＮＤにまで達する。
【００１３】また、ＰチャネルＭＯＳトランジスタ３，
４、ＮチャネルＭＯＳトランジスタ５，６のチャネル幅
が小さすぎ出力端子９に要求された出力電流を満足でき
ない場合でも、前述のように動作とするようディレイ回
路２のディレイ値を設定した上で第３のＰチャネルＭＯ
Ｓトランジスタ７と第３ＮチャネルＭＯＳトランジスタ
８のチャネル幅を設定しておけば、最終的には要求され
た出力電流値を満足できる。
４、ＮチャネルＭＯＳトランジスタ５，６のチャネル幅
が小さすぎ出力端子９に要求された出力電流を満足でき
ない場合でも、前述のように動作とするようディレイ回
路２のディレイ値を設定した上で第３のＰチャネルＭＯ
Ｓトランジスタ７と第３ＮチャネルＭＯＳトランジスタ
８のチャネル幅を設定しておけば、最終的には要求され
た出力電流値を満足できる。
【００１４】図４は回路シミュレーション（ＳＰＩＣＥ
）により、従来例の出力回路と本発明の実施例にかかる
出力回路の出力波形を描かせたものである。
）により、従来例の出力回路と本発明の実施例にかかる
出力回路の出力波形を描かせたものである。
【００１５】図４からも明らかな通り、実施例の出力波
形では、オーバーシュートとアンダーシュートが従来例
に比べ、約５０％減少している。
形では、オーバーシュートとアンダーシュートが従来例
に比べ、約５０％減少している。
【００１６】図２は本発明の第２実施例の等価回路図で
ある。第１実施例と同様に２つの電源ＶＣＣとＧＮＤ間
にＰチャネルＭＯＳトランジスタ３，４、ＮチャネルＭ
ＯＳトランジスタ５，６を直列に接続し、ＰチャネルＭ
ＯＳトランジスタ３、ＮチャネルＭＯＳトランジスタ６
はそれぞれゲートとドレインを接続する。ＰチャネルＭ
ＯＳトランジスタ４とＮチャネルＭＯＳトランジスタ５
との接続点はＰチャネルＭＯＳトランジスタ７とＮチャ
ネルＭＯＳトランジスタ８を直列に接続して構成するイ
ンバータ１５の出力と接続し、さらに出力端子９とも接
続する。
ある。第１実施例と同様に２つの電源ＶＣＣとＧＮＤ間
にＰチャネルＭＯＳトランジスタ３，４、ＮチャネルＭ
ＯＳトランジスタ５，６を直列に接続し、ＰチャネルＭ
ＯＳトランジスタ３、ＮチャネルＭＯＳトランジスタ６
はそれぞれゲートとドレインを接続する。ＰチャネルＭ
ＯＳトランジスタ４とＮチャネルＭＯＳトランジスタ５
との接続点はＰチャネルＭＯＳトランジスタ７とＮチャ
ネルＭＯＳトランジスタ８を直列に接続して構成するイ
ンバータ１５の出力と接続し、さらに出力端子９とも接
続する。
【００１７】入力信号１をインバータ１０を介して反転
した信号と、制御信号１１をインバータ１２を介して反
転した信号を入力とするナンド回路１３の出力をディレ
イ回路２とＰチャネルＭＯＳトランジスタ３のゲートに
入力する。
した信号と、制御信号１１をインバータ１２を介して反
転した信号を入力とするナンド回路１３の出力をディレ
イ回路２とＰチャネルＭＯＳトランジスタ３のゲートに
入力する。
【００１８】またインバータ１０の出力と制御信号１１
を入力とするノア回路１４の出力をディレイ回路１５と
ＮチャネルＭＯＳトランジスタ５のゲートに入力する。
を入力とするノア回路１４の出力をディレイ回路１５と
ＮチャネルＭＯＳトランジスタ５のゲートに入力する。
【００１９】制御信号１１が低レベルの時第１実施例と
同様の動作となる。制御信号１１が高レベルの時は、ナ
ンド回路１３の出力は高レベル、ノア回路１４の出力は
低レベル、ディレイ回路２の出力は高レベル、ディレイ
回路１５の出力は低レベルとなり、ＰチャネルＭＯＳト
ランジスタ４，７、ＮチャネルＭＯＳトランジスタ５，
８はすべてオフとなり、出力端子９をハイインピーダン
ス状態にすることができる。第２実施例もＰチャネルＭ
ＯＳトランジスタ４またはＮチャネルＭＯＳトランジス
タ５で、一旦、電源電位ＶＣＣまたはＧＮＤよりスレッ
ショルド電位分低い（または高い）電位に変化させ、そ
の後、ＰチャネルＭＯＳトランジスタ７またはＮチャネ
ルＭＯＳトランジスタ８で最終的に目標値に変化させる
ので、オーバーシュートやアンダーシュートは発生しな
いという利点を有する。
同様の動作となる。制御信号１１が高レベルの時は、ナ
ンド回路１３の出力は高レベル、ノア回路１４の出力は
低レベル、ディレイ回路２の出力は高レベル、ディレイ
回路１５の出力は低レベルとなり、ＰチャネルＭＯＳト
ランジスタ４，７、ＮチャネルＭＯＳトランジスタ５，
８はすべてオフとなり、出力端子９をハイインピーダン
ス状態にすることができる。第２実施例もＰチャネルＭ
ＯＳトランジスタ４またはＮチャネルＭＯＳトランジス
タ５で、一旦、電源電位ＶＣＣまたはＧＮＤよりスレッ
ショルド電位分低い（または高い）電位に変化させ、そ
の後、ＰチャネルＭＯＳトランジスタ７またはＮチャネ
ルＭＯＳトランジスタ８で最終的に目標値に変化させる
ので、オーバーシュートやアンダーシュートは発生しな
いという利点を有する。
【００２０】
【発明の効果】以上説明してきたように、本発明はオー
バーシュートアンダーシュートを抑え、その後の論理回
路の誤動作を防ぐことができるという効果がある。
バーシュートアンダーシュートを抑え、その後の論理回
路の誤動作を防ぐことができるという効果がある。
【図１】本発明の第１実施例を示す等価回路図である。
【図２】本発明の第２実施例の等価回路図である。
【図３】従来例の等価回路図である。
【図４】出力回路の出力波形をシミュレーションしたグ
ラフである。
ラフである。
１ 入力信号
２，１５ ディレイ回路
３ 第１のＰチャネルＭＯＳトランジスタ４ 第２
のＰチャネルＭＯＳトランジスタ５ 第１のＮチャネ
ルＭＯＳトランジスタ６ 第２のＮチャネルＭＯＳト
ランジスタ７ 第３のＰチャネルＭＯＳトランジスタ
８ 第３のＮチャネルＭＯＳトランジスタ９ 出力
端子 １０，１２，１５ インバータ １３ ナンド回路 １４ ノア回路
のＰチャネルＭＯＳトランジスタ５ 第１のＮチャネ
ルＭＯＳトランジスタ６ 第２のＮチャネルＭＯＳト
ランジスタ７ 第３のＰチャネルＭＯＳトランジスタ
８ 第３のＮチャネルＭＯＳトランジスタ９ 出力
端子 １０，１２，１５ インバータ １３ ナンド回路 １４ ノア回路
Claims (3)
- 【請求項１】 第１電源と第２電源との間に接続され
た出力インバータを有する出力回路において、上記出力
インバータはＰチャンネル型第１負荷トランジスタと、
Ｐチャンネル型第１スイッチングトランジスタと、Ｎチ
ャンネル型第２スイッチングトランジスタと、Ｎチャン
ネル型第２負荷トランジスタとを直列接続して構成され
、入力信号は上記第１，第２スイッチングトランジスタ
のゲートに供給され、入力信号の供給される遅延回路は
遅延入力信号を第１電源と第２電源との間に直列接続さ
れたＰチャンネル型第３スイッチングトランジスタとＮ
チャンネル型第４スイッチングトランジスタとのゲート
に供給し、上記第１，第２スイッチングトランジスタの
共通ドレインは上記第３，第４スイッチングトランジス
タの共通ドレインに接続され出力ノードとして機能する
ことを特徴とする出力回路。 - 【請求項２】 上記遅延回路は入力信号が第１，第２
スイッチングトランジスタの切換を完了したとき遅延入
力信号を変化させる請求項１記載の出力回路。 - 【請求項３】 上記入力信号は制御信号と共に論理回
路に供給され、論理回路は制御信号が活性レベルのとき
入力信号を遅延回路と第１，第２スイッチングトランジ
スタに供給し、制御信号が非活性レベルになると論理回
路は第１，第２，第３，第４スイッチングトランジスタ
をオフさせて高インピーダンス状態にする請求項１記載
の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115561A JPH04321321A (ja) | 1991-04-19 | 1991-04-19 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115561A JPH04321321A (ja) | 1991-04-19 | 1991-04-19 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04321321A true JPH04321321A (ja) | 1992-11-11 |
Family
ID=14665593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115561A Pending JPH04321321A (ja) | 1991-04-19 | 1991-04-19 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04321321A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097223A (en) * | 1996-12-11 | 2000-08-01 | Micron Technology, Inc. | Drive-current modulated output driver |
-
1991
- 1991-04-19 JP JP3115561A patent/JPH04321321A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097223A (en) * | 1996-12-11 | 2000-08-01 | Micron Technology, Inc. | Drive-current modulated output driver |
| US6377089B1 (en) | 1996-12-11 | 2002-04-23 | Micron Technology, Inc. | Output driver |
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