JPH043215A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH043215A JPH043215A JP10577690A JP10577690A JPH043215A JP H043215 A JPH043215 A JP H043215A JP 10577690 A JP10577690 A JP 10577690A JP 10577690 A JP10577690 A JP 10577690A JP H043215 A JPH043215 A JP H043215A
- Authority
- JP
- Japan
- Prior art keywords
- register
- bus
- selection control
- control signal
- switch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データ処理装置に係り、特にデータバスラインに多数の
レジスタが接続されている場合に好適なデータ処理装置
に関し、 多数のレジスタおよびバスドライバを有する場合にも、
バスドライバの大型化を不要とし、かつ、高速動作か可
能なデータ処理装置を提供することを目的とし、 バスラインにレジスタが接続されてなるデータ処理装置
において、前記バスラインとレジスタとの間に当該レジ
スタを選択する選択制御信号によって回路を閉じるスイ
ッチ回路を接続して構成する。
レジスタが接続されている場合に好適なデータ処理装置
に関し、 多数のレジスタおよびバスドライバを有する場合にも、
バスドライバの大型化を不要とし、かつ、高速動作か可
能なデータ処理装置を提供することを目的とし、 バスラインにレジスタが接続されてなるデータ処理装置
において、前記バスラインとレジスタとの間に当該レジ
スタを選択する選択制御信号によって回路を閉じるスイ
ッチ回路を接続して構成する。
本発明は、データ処理装置に係り、特にデータバスライ
ンに多数のレジスタが接続されている場合に好適なデー
タ処理装置に関する。
ンに多数のレジスタが接続されている場合に好適なデー
タ処理装置に関する。
近年では、処理すべき情報量の増大に伴ない、計算機シ
ステムやマイクロプロセッサ等のデータ処理装置内には
、多くのレジスタが内蔵されている。これらのレジスタ
はデータバスラインに接続され、ＣＰＵに基づく制御下
でアクセスすることにより適宜選択的にデータを保持す
る。このレジスタのアクセスに際しては各レジスタに付
属されたバスドライバによりデータバスの駆動（信号の
立上げ）が行われる。レジスタやバスドライバはデータ
バスに対しては負荷容量としても作用する。
ステムやマイクロプロセッサ等のデータ処理装置内には
、多くのレジスタが内蔵されている。これらのレジスタ
はデータバスラインに接続され、ＣＰＵに基づく制御下
でアクセスすることにより適宜選択的にデータを保持す
る。このレジスタのアクセスに際しては各レジスタに付
属されたバスドライバによりデータバスの駆動（信号の
立上げ）が行われる。レジスタやバスドライバはデータ
バスに対しては負荷容量としても作用する。
そのためレジスタやバスドライバが多数存在することは
、データ転送の高速化の妨げとなり、また、バスドライ
バの大型化を余儀なくされることとなる。このことは、
近年の半導体集積回路装置に対する高集積化、高速の要
請に沿わないという問題を生ぜしめる。
、データ転送の高速化の妨げとなり、また、バスドライ
バの大型化を余儀なくされることとなる。このことは、
近年の半導体集積回路装置に対する高集積化、高速の要
請に沿わないという問題を生ぜしめる。
従来では、第４図に示すように、ＣＰＵに接続されたデ
ータバス２にレジスタ６およびバスドライバ１３が直接
接続されている。実際には、多くのレジスタ６およびバ
スドライバ１３がデータノくス２に対して並列的に接続
されている。この接続状態は、特定のレジスタ６および
パスドライノく１３がアクセスされたとしても変らず、
アクセスされないレジスタ６およびバスドライバ１３も
常に接続されていた。したかつて、データノくス２側か
らみると、常時大きな負荷容量か接続されているのと等
価である。
ータバス２にレジスタ６およびバスドライバ１３が直接
接続されている。実際には、多くのレジスタ６およびバ
スドライバ１３がデータノくス２に対して並列的に接続
されている。この接続状態は、特定のレジスタ６および
パスドライノく１３がアクセスされたとしても変らず、
アクセスされないレジスタ６およびバスドライバ１３も
常に接続されていた。したかつて、データノくス２側か
らみると、常時大きな負荷容量か接続されているのと等
価である。
データバス２に対して多くのレジスタ６およびバスドラ
イバ１３か常時接続されていることは、アクセスされた
レジスタ６に対するデータのやりとりのためのバスドラ
イバ１３が非常に大きな負荷の駆動（充放電）を行なわ
なければならない状態を引き起す。その結果、データ転
送時の信号の伝搬速度が遅れることとなる。そこで、高
速化のために、バスドライバ１３に大容量のトランジス
タを用いることになるが、トランジスタの大形化はトラ
ンジスタ面積の増大につながり、高集積化が困難となる
。
イバ１３か常時接続されていることは、アクセスされた
レジスタ６に対するデータのやりとりのためのバスドラ
イバ１３が非常に大きな負荷の駆動（充放電）を行なわ
なければならない状態を引き起す。その結果、データ転
送時の信号の伝搬速度が遅れることとなる。そこで、高
速化のために、バスドライバ１３に大容量のトランジス
タを用いることになるが、トランジスタの大形化はトラ
ンジスタ面積の増大につながり、高集積化が困難となる
。
本発明の目的は、多数のレジスタおよびバスドライバを
有する場合にも、バスドライバの大型化を不要とし、か
つ、高速動作が可能なデータ処理装置を提供することを
目的とする。
有する場合にも、バスドライバの大型化を不要とし、か
つ、高速動作が可能なデータ処理装置を提供することを
目的とする。
本発明は、第１図に示すように、バスラインにレジスタ
６が接続されてなるデータ処理装置において、前記バス
ラインとレジスタ６との間に当該レジスタ６を選択する
選択制御信号Ｓによって回路を閉じるスイッチ回路５を
接続するように構成する。
６が接続されてなるデータ処理装置において、前記バス
ラインとレジスタ６との間に当該レジスタ６を選択する
選択制御信号Ｓによって回路を閉じるスイッチ回路５を
接続するように構成する。
本発明によれば、スイッチ回路５は選択制御信号Ｓによ
り回路を閉じる。スイッチ回路５はデータバス２とレジ
スタ６との間に介在されているため、選択制御信号Ｓの
入力待以外はレジスタ６をデータバス２から切離すこと
になる。したかつて、選択制御信号１３が負担すべき負
荷容量はデータバス２の漂遊容量程度で済み、大型化す
ることなく、高速に信号の立上り（または、立下り）を
行うことが可能となる。
り回路を閉じる。スイッチ回路５はデータバス２とレジ
スタ６との間に介在されているため、選択制御信号Ｓの
入力待以外はレジスタ６をデータバス２から切離すこと
になる。したかつて、選択制御信号１３が負担すべき負
荷容量はデータバス２の漂遊容量程度で済み、大型化す
ることなく、高速に信号の立上り（または、立下り）を
行うことが可能となる。
次に、本発明の実施例を図面に基づいて説明する。
第２図に、本実施例の概要を示す。第２図において、Ｃ
ＰＵ１にはデータバス２、アドレスバス３か接続されて
いる。アドレスバス３にはアドレスデコーダ４が接続さ
れている。アドレスデコーダ４はＣＰＵＩからアドレス
バス３を通して送られるＡ Ｄ Ｒを解読し、選択制御
信号Ｓを出力するとともに、個々のレジスタの選択制御
信号Ｓ１・・Ｓ を出力する。一方、データバス２には
スイッ子回路５を介して複数のレジスタ６からなるレジ
スタ群か接続されている。図示しないが、レジスタ群は
多数存在し、各レジスタ群とデータバス２との間にはそ
れぞれにスイッチ回路５が介在されている。各スイッチ
回路５にはアドレスデコーダ４からの選択制御信号Ｓが
与えられる。この選択制御信号Ｓによって指定されるス
イッチ回路５が回路を閉じたときのみ、当該レジスタ群
はデータバス２と接続関係をもつ。スイッチ回路５が開
いているときは、レジスタ群はデータバス２から切離さ
れる。各レジスタ６にはＣＰＵＩからライト信号Ｗまた
はリード信号Ｒが与えられ、選択制御信号Ｓによって選
択されたスイッチ回路５につながるレジスタ６のみがア
クセスされる。
ＰＵ１にはデータバス２、アドレスバス３か接続されて
いる。アドレスバス３にはアドレスデコーダ４が接続さ
れている。アドレスデコーダ４はＣＰＵＩからアドレス
バス３を通して送られるＡ Ｄ Ｒを解読し、選択制御
信号Ｓを出力するとともに、個々のレジスタの選択制御
信号Ｓ１・・Ｓ を出力する。一方、データバス２には
スイッ子回路５を介して複数のレジスタ６からなるレジ
スタ群か接続されている。図示しないが、レジスタ群は
多数存在し、各レジスタ群とデータバス２との間にはそ
れぞれにスイッチ回路５が介在されている。各スイッチ
回路５にはアドレスデコーダ４からの選択制御信号Ｓが
与えられる。この選択制御信号Ｓによって指定されるス
イッチ回路５が回路を閉じたときのみ、当該レジスタ群
はデータバス２と接続関係をもつ。スイッチ回路５が開
いているときは、レジスタ群はデータバス２から切離さ
れる。各レジスタ６にはＣＰＵＩからライト信号Ｗまた
はリード信号Ｒが与えられ、選択制御信号Ｓによって選
択されたスイッチ回路５につながるレジスタ６のみがア
クセスされる。
第３図に、本実施例の詳細を示す。第３図において、ス
イッチ回路５はアドレスデコーダ４からの選択制御信号
Ｓの信号論理を反転するためのインバータ７と、選択制
御信号Ｓおよびインバータ７による選択制御信号Ｓによ
って０Ｎ１０ＦＦするトランスミッションゲート８から
なる。
イッチ回路５はアドレスデコーダ４からの選択制御信号
Ｓの信号論理を反転するためのインバータ７と、選択制
御信号Ｓおよびインバータ７による選択制御信号Ｓによ
って０Ｎ１０ＦＦするトランスミッションゲート８から
なる。
レジスタ６は、スイッチ回路５を介して送られるデータ
をクロック信号に同期してう・ソチするクロックドラッ
チ９と、選択制御信号Ｓとライト信号ＷとのＡＮＤ条件
下でクロックドラッチ９にデータを書込むためのＡＮＤ
ゲート１１と、選択制御信号Ｓとリード信号ＲとのＡＮ
Ｄ条件下でクロックドラッチ９のラッチデータを続出す
めたのＮＡＮＤゲート１２と、クロックドラッチ９のラ
ッチデータとＮＡＮＤゲート１２の出力信号によりバス
ドライバ１３を駆動するためのＮＯＲゲート１０と、選
択制御信号Ｓによるアクセス時にデータバス２を駆動す
るためのノ（スドライノく１３とを有している。バスド
ライバ１３は、例えば、ＮＭＯＳトランジスタが用いら
れる。
をクロック信号に同期してう・ソチするクロックドラッ
チ９と、選択制御信号Ｓとライト信号ＷとのＡＮＤ条件
下でクロックドラッチ９にデータを書込むためのＡＮＤ
ゲート１１と、選択制御信号Ｓとリード信号ＲとのＡＮ
Ｄ条件下でクロックドラッチ９のラッチデータを続出す
めたのＮＡＮＤゲート１２と、クロックドラッチ９のラ
ッチデータとＮＡＮＤゲート１２の出力信号によりバス
ドライバ１３を駆動するためのＮＯＲゲート１０と、選
択制御信号Ｓによるアクセス時にデータバス２を駆動す
るためのノ（スドライノく１３とを有している。バスド
ライバ１３は、例えば、ＮＭＯＳトランジスタが用いら
れる。
次に、第３図の動作を説明する。いま、ＣＰｔ１１から
のアドレス信号ＡＤＲがアドレスデコーダ４に送られ、
そのアドレス信号ＡＤＲがレジスタ６をアクセスするも
のであったとする。すると、アドレスデコーダ４はその
アドレス信号ＡＤＲの解読により選択制御信号Ｓをスイ
ッチ回路５およびレジスタ６に出力する。スイッチ回路
５では、選択制御信号Ｓが“Ｈ” レベルなのでインバ
ータ７は“Ｌ″レベル信号をトランスミッションゲート
８のＰＭＯ３）ランジスタに与え、かつ、選択制御信号
Ｓはトランスミッションゲート８のＮＭＯＳトランジス
タに与えられるので、トランスミッションゲート８はＯ
Ｎとなる。このとき、データバス２とレジスタ６が接続
される。なお、選択制御信号Ｓが“Ｌ”レベルのときは
、このスイッチ回路５は非選択でＯＦＦとなる。このよ
うに、トランスミッションゲート８かＯＮとなり、デー
タバス２とレジスタ６とが接続され、ＣＰＵ１からのラ
イト信号Ｗまたはリード信号Ｒが与えられると、ＡＮＤ
ゲート１１は“Ｈ” レベル、Ｎ Ａ Ｎ Ｄゲート１
２は“Ｌ”レベルを出力し、クロックドラッチ９は書込
みまたは読出し動作か可能になる。“Ｌ” レベルのデ
ータを読み出すとき、ＮＯＲゲート１０は“Ｈ”レベル
の信号をバスドライバ１３に出力する。この信号により
バスドライバ１３はＯＮとなり、データバス２を駆動す
る。
のアドレス信号ＡＤＲがアドレスデコーダ４に送られ、
そのアドレス信号ＡＤＲがレジスタ６をアクセスするも
のであったとする。すると、アドレスデコーダ４はその
アドレス信号ＡＤＲの解読により選択制御信号Ｓをスイ
ッチ回路５およびレジスタ６に出力する。スイッチ回路
５では、選択制御信号Ｓが“Ｈ” レベルなのでインバ
ータ７は“Ｌ″レベル信号をトランスミッションゲート
８のＰＭＯ３）ランジスタに与え、かつ、選択制御信号
Ｓはトランスミッションゲート８のＮＭＯＳトランジス
タに与えられるので、トランスミッションゲート８はＯ
Ｎとなる。このとき、データバス２とレジスタ６が接続
される。なお、選択制御信号Ｓが“Ｌ”レベルのときは
、このスイッチ回路５は非選択でＯＦＦとなる。このよ
うに、トランスミッションゲート８かＯＮとなり、デー
タバス２とレジスタ６とが接続され、ＣＰＵ１からのラ
イト信号Ｗまたはリード信号Ｒが与えられると、ＡＮＤ
ゲート１１は“Ｈ” レベル、Ｎ Ａ Ｎ Ｄゲート１
２は“Ｌ”レベルを出力し、クロックドラッチ９は書込
みまたは読出し動作か可能になる。“Ｌ” レベルのデ
ータを読み出すとき、ＮＯＲゲート１０は“Ｈ”レベル
の信号をバスドライバ１３に出力する。この信号により
バスドライバ１３はＯＮとなり、データバス２を駆動す
る。
その結果、書込み時であれば、データバス２からスイッ
チ回路５を介してクロックドラッチ９にデータがラッチ
され、読出し時であれば、クロックドラッチ９からスイ
ッチ回路５を介してデータバス２にラッチデータが読出
されることになる。この一連の動作中、他のレジスタ群
はデータバス２に接続されておらず、したがって、バス
ドライバ１３の駆動動作は大幅に軽減される。
チ回路５を介してクロックドラッチ９にデータがラッチ
され、読出し時であれば、クロックドラッチ９からスイ
ッチ回路５を介してデータバス２にラッチデータが読出
されることになる。この一連の動作中、他のレジスタ群
はデータバス２に接続されておらず、したがって、バス
ドライバ１３の駆動動作は大幅に軽減される。
以上の通り、本発明によれば、レジスタはアクセス時以
外はデータバスから切離されており、負荷容量が大幅に
軽減されるため、バスドライバの小型化、動作の高速化
か可能となる。
外はデータバスから切離されており、負荷容量が大幅に
軽減されるため、バスドライバの小型化、動作の高速化
か可能となる。
第１図は本発明の原理説明図、
第２図は本発明の実施例の概要図、
第３図は本発明の実施例の回路図、
第４図は従来例のブロック図である。
１・・・ＣＰＵ
２・・・データバス
３・・・アドレスバス
４・・・アドレスデコーダ
５・・・スイッチ回路
６・・・レジスタ
７・・・インバータ
８・・・トランスミッションゲート
９・・・クロックドラッチ
１０・・・ＮＯＲゲート
１１・・・ＡＮＤゲート
１２・・・ＮＡＮＤゲート
１３・・・バスドライバ
Ｓ・・・選択制御信号
Ｗ・・・ライト信号
Ｒ・・・リード信号
出願人代理人 石 川 泰
１２″′ｒ−タバ入
本元明の乃じ！Ｗｉｌ１月図
第１図
木売叩の害−制御−！凹
第２図
Claims (1)
- 【特許請求の範囲】 １、バスラインにレジスタ（６）が接続されてなるデー
タ処理装置において、前記バスラインとレジスタ（６）
との間に当該レジスタ（６）を選択する選択制御信号（
Ｓ）によって回路を閉じるスイッチ回路（５）を接続し
たことを特徴とするデータ処理装置。 ２、請求項１記載のデータ処理装置において、前記デー
タ処理装置は、複数のレジスタと、前記複数のレジスタ
に対しアクセスをするためのアドレス信号に応答し、前
記複数のレジスタのうち一つを選択するレジスタ選択信
号を出力すると共に、前記選択制御信号（Ｓ）を出力し
てスイッチ回路を閉とするデコーダとを有することを特
徴とするデータ処理装置。 ３、請求項１または２記載のデータ処理装置において、
前記レジスタ（６）は当該レジスタ（６）が選択された
場合に前記バスラインを駆動するためのバスドライバ（
１３）を含むことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10577690A JPH043215A (ja) | 1990-04-20 | 1990-04-20 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10577690A JPH043215A (ja) | 1990-04-20 | 1990-04-20 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043215A true JPH043215A (ja) | 1992-01-08 |
Family
ID=14416560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10577690A Pending JPH043215A (ja) | 1990-04-20 | 1990-04-20 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043215A (ja) |
-
1990
- 1990-04-20 JP JP10577690A patent/JPH043215A/ja active Pending
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